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1. (WO2017166568) ACCÉLÉRATEUR DE RÉSEAU NEURONAL ET SON PROCÉDÉ D'EXPLOITATION
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N° de publication :    WO/2017/166568    N° de la demande internationale :    PCT/CN2016/094179
Date de publication : 05.10.2017 Date de dépôt international : 09.08.2016
CIB :
G06F 7/575 (2006.01)
Déposants : INSTITUTE OF COMPUTING TECHNOLOGY, CHINESE ACADEMY OF SCIENCES [CN/CN]; No. 6 Kexueyuan South Road Zhongguancun, Haidian District Beijing 100190 (CN)
Inventeurs : DU, Zidong; (CN).
GUO, Qi; (CN).
CHEN, Tianshi; (CN).
CHEN, Yunji; (CN)
Mandataire : LECOME INTELLECTUAL PROPERTY AGENT LTD.; Floor 16, Tower B of Indo Mansion No. 48-Jia Zhichun Road, Haidian District Beijing 100098 (CN)
Données relatives à la priorité :
201610183040.3 28.03.2016 CN
Titre (EN) NEURAL NETWORK ACCELERATOR AND OPERATION METHOD THEREOF
(FR) ACCÉLÉRATEUR DE RÉSEAU NEURONAL ET SON PROCÉDÉ D'EXPLOITATION
(ZH) 一种神经网络加速器及其运算方法
Abrégé : front page image
(EN)A neural network accelerator (100) and an operation method thereof applicable in the field of neural network algorithms. The neural network accelerator (100) comprises an on-chip storage medium (10), an on-chip address index module (20), a core computing module (30) and a multi-ALU apparatus (40), wherein the on-chip storage medium (10) is used for storing externally provided data or for storing data generated during a calculation; the on-chip data index module (20) is used for mapping to a correct storage address on the basis of an input index when an operation is performed; the core computing module (30) is used for performing the neural network operation; and the multi-ALU apparatus (40) is used for obtaining input data from the core computing module (30) or the on-chip storage medium (10) to perform a nonlinear operation which cannot be completed by the core computing module (30). By introducing the multi-ALU design into the neural network accelerator (100), the operation speed of the nonlinear operation is increased, thereby making the neural network accelerator (100) more efficient.
(FR)L'invention concerne un accélérateur (100) de réseau neuronal et un procédé pour son exploitation, applicables dans le domaine des algorithmes de réseaux neuronaux. L'accélérateur (100) de réseau neuronal comporte un support (10) de stockage sur puce, un module (20) d'index d'adresses sur puce, un module central (30) de calcul et un appareil multi-UAL (40), le support (10) de stockage sur puce étant utilisé pour stocker des données fournies extérieurement ou pour stocker des données générées au cours d'un calcul; le module (20) d'index d'adresses sur puce étant utilisé pour l'association à une adresse de stockage correcte d'après un index d'entrée lorsqu'une opération est effectuée; le module central (30) de calcul étant utilisé pour effectuer l'opération de réseau neuronal; et l'appareil multi-UAL (40) étant utilisé pour obtenir des données d'entrée à partir du module central (30) de calcul ou du support (10) de stockage sur puce pour effectuer une opération non linéaire qui ne peut pas être accomplie par le module central (30) de calcul. En introduisant la conception multi-UAL dans l'accélérateur (100) de réseau neuronal, la vitesse d'exécution de l'opération non linéaire est accrue, améliorant ainsi le rendement de l'accélérateur (100) de réseau neuronal.
(ZH)一种神经网络加速器(100)及其运算方法,适用于神经网络算法领域,该神经网络加速器(100)包括片内存储介质(10)、片内地址索引模块(20)、核心计算模块(30)以及多ALU装置(40),片内存储介质(10),用于存储外部传来的数据或用于存储计算过程中产生的数据;片内数据索引模块(20),用于执行运算时根据输入的索引映射至正确的存储地址;核心计算模块(30)用于执行神经网络运算;多ALU装置(40)用于从核心计算模块(30)或片内存储介质(10)获取输入数据执行核心计算模块(30)无法完成的非线性运算。通过在神经网络加速器(100)中引入多ALU设计,提升了非线性运算的运算速度,使得神经网络加速器(100)更加高效。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)