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1. (WO2017142616) DISPOSITIF DE MÉMOIRE TRIDIMENSIONNEL COMPRENANT DES DISPOSITIFS PÉRIPHÉRIQUES SOUS UN EMPILEMENT DE COUCHES DIÉLECTRIQUES FACTICES, ET SON PROCÉDÉ DE FABRICATION
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N° de publication : WO/2017/142616 N° de la demande internationale : PCT/US2016/067341
Date de publication : 24.08.2017 Date de dépôt international : 16.12.2016
CIB :
H01L 27/11575 (2017.01) ,H01L 27/11582 (2017.01) ,H01L 27/11573 (2017.01) ,H01L 27/11548 (2017.01) ,H01L 27/11556 (2017.01) ,H01L 27/11526 (2017.01)
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Déposants :
SANDISK TECHNOLOGIES LLC [US/US]; 6900 North Dallas Parkway Suite 325 Plano, Texas 75024, US
Inventeurs :
YU, Jixin; US
ZHANG, Yanli; US
LU, Zhenyu; US
ALSMEIER, Johann; US
MAO, Daxin; US
Mandataire :
RADOMSKY, Leon; US
COHN, Joanna; US
CONNOR, David; US
GAUL, Allison; US
GAYOSO, Tony; US
GERETY, Todd; US
GILL, Matthew; US
GREGORY, Shaun D.; US
HANSEN, Robert; US
HUANG, Stephen; US
HYAMS, David; US
JOHNSON, Timothy; US
MAZAHERY, Benjamin; US
MURPHY, Timothy; US
NGUYEN, Jaqueline; US
O'BRIEN, Michelle; US
PARK, Byeongju; US
RUTT, Steven; US
SIMON, Phyllis; US
SULSKY, Martin; US
Données relatives à la priorité :
15/043,76115.02.2016US
Titre (EN) THREE DIMENSIONAL MEMORY DEVICE WITH PERIPHERAL DEVICES UNDER DUMMY DIELECTRIC LAYER STACK AND METHOD OF MAKING THEREOF
(FR) DISPOSITIF DE MÉMOIRE TRIDIMENSIONNEL COMPRENANT DES DISPOSITIFS PÉRIPHÉRIQUES SOUS UN EMPILEMENT DE COUCHES DIÉLECTRIQUES FACTICES, ET SON PROCÉDÉ DE FABRICATION
Abrégé :
(EN) A method of manufacturing a structure includes forming an alternating stack of insulating layers (42) and spacer material layers (32) over a substrate (9), dividing the alternating stack into a first alternating stack (100, 300) and a second alternating stack (200), the first alternating stack having first stepped surfaces and the second alternating stack having second stepped surfaces, forming at least one memory stack structure through the first alternating stack (100), each of the at least one memory stack structure including charge storage regions, a tunneling dielectric, and a semiconductor channel, replacing portions of the insulating layers in the first alternating stack with electrically conductive layers (46) while leaving intact portions of the insulating layers (42) in the second alternating stack, and forming a contact via structure (84) through the second alternating stack to contact a peripheral semiconductor device under the second stack.
(FR) L'invention concerne un procédé de fabrication d'une structure, qui consiste à former un empilement alterné de couches isolantes (42) et de couches de matériau d'espacement (32) sur un substrat (9), à diviser l'empilement alterné en un premier empilement alterné (100, 300) et un second empilement alterné (200), le premier empilement alterné présentant des premières surfaces étagées et le second empilement alterné présentant des secondes surfaces étagées, à former au moins une structure d'empilement de mémoire dans le premier empilement alterné (100), lesdites structures d'empilement de mémoire comprenant chacune des régions de stockage de charge, un diélectrique à effet tunnel, et un canal semi-conducteur, à remplacer des parties des couches isolantes dans le premier empilement alterné par des couches électroconductrices (46) tout en laissant intactes des parties des couches isolantes (42) dans le second empilement alterné, et à former une structure de trou de contact (84) à travers le second empilement alterné pour entrer en contact avec un dispositif à semi-conducteur périphérique sous le second empilement.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)