Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2017141704) PROCÉDÉ DE POLISSAGE DOUBLE FACE ET DISPOSITIF DE POLISSAGE DOUBLE FACE
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2017/141704 N° de la demande internationale : PCT/JP2017/003568
Date de publication : 24.08.2017 Date de dépôt international : 01.02.2017
CIB :
H01L 21/304 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30
Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
302
pour changer leurs caractéristiques physiques de surface ou leur forme, p.ex. gravure, polissage, découpage
304
Traitement mécanique, p.ex. meulage, polissage, coupe
Déposants :
信越半導体株式会社 SHIN-ETSU HANDOTAI CO.,LTD. [JP/JP]; 東京都千代田区大手町二丁目2番1号 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004, JP
Inventeurs :
田中 佑宜 TANAKA Yuki; JP
天海 史郎 AMAGAI Shiro; JP
Mandataire :
好宮 幹夫 YOSHIMIYA Mikio; JP
小林 俊弘 KOBAYASHI Toshihiro; JP
Données relatives à la priorité :
2016-02713616.02.2016JP
Titre (EN) DOUBLE-SIDE POLISHING METHOD AND DOUBLE-SIDE POLISHING DEVICE
(FR) PROCÉDÉ DE POLISSAGE DOUBLE FACE ET DISPOSITIF DE POLISSAGE DOUBLE FACE
(JA) 両面研磨方法及び両面研磨装置
Abrégé :
(EN) The present invention is a double-side polishing method wherein a semiconductor wafer held by a carrier is sandwiched between an upper surface plate and a lower surface plate, which have polishing pads adhered thereto, respectively, and both the surfaces of the semiconductor wafer are brought into slide-contact with the polishing pads, thereby polishing both the surfaces of the semiconductor wafer at one time. In the method, the polishing is performed such that a thickness A (mm) of the polishing pad adhered to the upper surface plate, and a thickness B (mm) of the polishing pad adhered on the lower surface plate satisfy relationships of 1.0≤A+B≤2.0, and A/B>1.0. Consequently, provided is the double-side polishing method whereby a semiconductor wafer satisfying formula of front Z-height double differentiation (F-ZDD)<0 can be obtained, while suppressing the value of a global back surface-referenced ideal plane/range (GBIR) to be equal to or lower than a request value.
(FR) La présente invention concerne un procédé de polissage double face, une tranche de semi-conducteur maintenue par un support étant intercalée entre une plaque de surface supérieure et une plaque de surface inférieure, qui ont des tampons de polissage adhérant à celles-ci, respectivement, et les deux surfaces de la tranche de semi-conducteur sont mises en contact coulissant avec les tampons de polissage, ce qui permet de polir les deux surfaces de la tranche de semi-conducteur en une seule fois. Dans le procédé, le polissage est effectué de sorte qu'une épaisseur A (mm) du tampon de polissage adhérant à la plaque de surface supérieure, et une épaisseur B (mm) du tampon de polissage adhérant à la plaque de surface inférieure satisfont la relation 1,0 ≤ A + B ≤ 2,0, et A/B > 1,0. Par conséquent, l'invention concerne le procédé de polissage double face permettant d'obtenir une tranche de semi-conducteur satisfaisant la formule de double différenciation de hauteur Z avant (F-ZDD) < 0, tout en supprimant la valeur d'un plan/d'une plage idéal(e) de référence de surface arrière global(e) (GBIR) pour qu'elle soit inférieure ou égale à une valeur demandée.
(JA) 本発明は、キャリアに保持された半導体ウェーハを、研磨パッドがそれぞれ貼付された上定盤と下定盤とで挟み込み、半導体ウェーハの両面を研磨パッドに摺接させて、半導体ウェーハの両面を同時に研磨する両面研磨方法であって、上定盤に貼付された研磨パッドの厚みA(mm)と、下定盤に貼付された研磨パッドの厚みB(mm)とが、1.0≦A+B≦2.0、かつ、A/B>1.0の関係を満たすようにして研磨する両面研磨方法である。これにより、GBIRの値を要求値以下に抑制したまま、F-ZDD<0である半導体ウェーハを得ることが可能な両面研磨方法を提供する。
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)