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1. (WO2017141123) CIRCUITS FET À TRANSPORT VERTICAL ULTRADENSES
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N° de publication :    WO/2017/141123    N° de la demande internationale :    PCT/IB2017/050337
Date de publication : 24.08.2017 Date de dépôt international : 23.01.2017
CIB :
H01L 29/78 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504 (US).
IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41, North Harbour Portsmouth Hampshire PO6 3AU (GB) (MG only).
IBM (CHINA) INVESTMENT COMPANY LIMITED [CN/CN]; 25/F, Pangu Plaza No.27, Central North 4th Ring Road Chaoyang District, Beijing 100101 (CN) (MG only)
Inventeurs : ANDERSON, Brent, Alan; (US).
NOWAK, Edward; (US).
CHU, Albert, Manhee; (US)
Mandataire : FOURNIER, Kevin; (GB)
Données relatives à la priorité :
15/046,863 18.02.2016 US
Titre (EN) ULTRA DENSE VERTICAL TRANSPORT FET CIRCUITS
(FR) CIRCUITS FET À TRANSPORT VERTICAL ULTRADENSES
Abrégé : front page image
(EN)Logic circuits, or logic gates, are disclosed comprising vertical transport field effect transistors and one or more active gates, wherein the number of C pp's for the logic circuit, in isolation, is equal to the number of active gates. The components of the logic circuit can be present in at least three different vertical circuit levels, including a circuit level comprising at least one horizontal plane passing through a conductive element that provides an input voltage to the one or more gate structures (7) and another conductive element that provides an output voltage of the logic circuit, and another circuit level that comprises a horizontal plane passing through a conductive bridge from the N output to P output of the field effect transistors. Such logic circuits can include single-gate inverters, two-gate inverters, NOR2 logic gates, and NAND3 logic gates, among other more complicated logic circuits.
(FR)L'invention concerne des circuits logiques, ou des portes logiques, comprenant des transistors à effet de champ à transport vertical et une ou plusieurs portes actives, où le nombre de Cpp pour le circuit logique, isolé, est égal au nombre de portes actives. Les composants du circuit logique peuvent être présents dans au moins trois niveaux verticaux de circuit différents, y compris un niveau de circuit comprenant au moins un plan horizontal traversant un élément conducteur qui fournit une tension d'entrée à une ou plusieurs structures de grille (7) et un autre élément conducteur qui fournit une tension de sortie du circuit logique, et un autre niveau de circuit qui comprend un plan horizontal traversant un pont conducteur de la sortie N à la sortie P des transistors à effet de champ. De tels circuits logiques peuvent comprendre des inverseurs à une porte, des inverseurs à deux portes, des portes logiques NOR2, et des portes logiques NAND3, entre autres circuits logiques plus compliqués.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)