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1. (WO2017140138) PROCÉDÉ D'ENCAPSULATION INTÉGRÉE ULTRAFINE POUR PUCE ET BOÎTIER
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N° de publication : WO/2017/140138 N° de la demande internationale : PCT/CN2016/106615
Date de publication : 24.08.2017 Date de dépôt international : 21.11.2016
CIB :
H01L 21/50 (2006.01) ,H01L 23/31 (2006.01) ,H01L 21/56 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
28
Capsulations, p.ex. couches de capsulation, revêtements
31
caractérisées par leur disposition
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
56
Capsulations, p.ex. couches de capsulation, revêtements
Déposants : SHANGHAI ETERNAL INFORMATION TECHNOLOGY CO., LTD.[CN/CN]; Room 1001, Building 2, No.1628 Suzhao Road, Minhang Shanghai 201100, CN
Inventeurs : GAO, Hongtao; CN
LU, Meihua; CN
LIU, Yubao; CN
TANG, Zhengxing; CN
LUAN, Xufeng; CN
Mandataire : SHANGHAI ESSEN PATEN&TRADEMARK AGENCY; Room 2718, No. 1958 Zhongshan N Rd., Putuo Shanghai 200063, CN
Données relatives à la priorité :
201610088006.817.02.2016CN
Titre (EN) ULTRATHIN EMBEDDED PACKAGING METHOD FOR CHIP AND PACKAGE
(FR) PROCÉDÉ D'ENCAPSULATION INTÉGRÉE ULTRAFINE POUR PUCE ET BOÎTIER
(ZH) 芯片的超薄嵌入式封装方法及封装体
Abrégé :
(EN) Provided are an ultrathin embedded packaging method for a chip and a package. The packaging method comprises the following steps: providing a substrate; forming on the front side of the substrate at least one chip mounting window and at least one pin connection window running through the substrate; affixing an electrically-conductive carrier tape to a rear side of the substrate, where a carrier tape functional solder pad is provided on the surface of the electrically-conductive carrier tape facing the substrate, and a carrier tape solder pad electrically conducted with the carrier tape functional solder pad is provided on another surface of the electrically-conductive carrier tape, and the carrier tape functional solder pad is exposed through the pin connection window; affixing a chip into the chip mounting window; electrically connecting a solder point on the surface of the chip to the carrier tape functional solder pad through the pin connection window; and employing a cover plate to cover the surface of the substrate having the chip, thus forming a package. The advantages of the present invention are the implementation of ultrathin packaging, increased product reliability, a simplified process, and improved protection provided for the chip.
(FR) L'invention concerne un procédé d'encapsulation intégrée ultrafine pour une puce et un boîtier. Le procédé d'encapsulation comprend les étapes suivantes : fournir un substrat ; former sur le côté avant du substrat au moins une fenêtre de montage de puce et au moins une fenêtre de connexion de broche traversant le substrat ; fixer une bande de support conduisant l'électricité sur un côté arrière du substrat, où un plot de soudure fonctionnelle de bande de support est disposé sur la surface de la bande de support conduisant l'électricité faisant face au substrat, et un plot de soudure de bande de support en conduction électrique avec le plot de soudure fonctionnelle de bande de support est disposé sur une autre surface de la bande de support conduisant l'électricité, et le plot de soudure fonctionnelle de bande de support est exposé au travers de la fenêtre de connexion de broche ; fixer une puce dans la fenêtre de montage de puce ; connecter électriquement un point de soudure sur la surface de la puce au plot de soudure fonctionnelle de ruban de support au travers de la fenêtre de connexion de broche ; et utiliser une plaque de couverture pour recouvrir la surface du substrat comportant la puce, ce qui forme un boîtier. Les avantages de la présente invention sont la mise en œuvre d'un boîtier ultrafin, l'augmentation de la fiabilité de produit, un processus simplifié et une protection améliorée pour la puce.
(ZH) 本发明提供一种芯片的超薄嵌入式封装方法及封装体,所述封装方法包括如下步骤:提供一基体,在所述基体的正面形成至少一个芯片安装窗口及至少一个贯穿所述基体的引脚连接窗口;在所述基体的一背面贴装一导电载带,所述导电载带朝向所述基体的一表面设有载带功能焊盘,所述导电载带的另一表面设置有与所述载带功能焊盘电性导通的载带焊盘,所述载带功能焊盘从所述引脚连接窗口暴露;在所述芯片安装窗口内贴装芯片;穿过所述引脚连接窗口电连接所述芯片表面的焊点与载带功能焊盘;采用一盖板覆盖所述基体具有芯片的表面,形成封装体。本发明的优点在于,能够实现超薄封装,提高产品可靠性、工艺简单且能够对芯片提供更好的保护。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)