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1. (WO2017138402) DISPOSITIF À SEMI-CONDUCTEUR, MODULE DE PUISSANCE, PROCÉDÉ PERMETTANT DE FABRIQUER UN DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ PERMETTANT DE FABRIQUER UN MODULE DE PUISSANCE
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N° de publication : WO/2017/138402 N° de la demande internationale : PCT/JP2017/003337
Date de publication : 17.08.2017 Date de dépôt international : 31.01.2017
CIB :
H01L 23/29 (2006.01) ,H01L 21/56 (2006.01) ,H01L 23/31 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
28
Capsulations, p.ex. couches de capsulation, revêtements
29
caractérisées par le matériau
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
56
Capsulations, p.ex. couches de capsulation, revêtements
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
28
Capsulations, p.ex. couches de capsulation, revêtements
31
caractérisées par leur disposition
Déposants :
ローム株式会社 ROHM CO., LTD. [JP/JP]; 京都府京都市右京区西院溝崎町21番地 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585, JP
Inventeurs :
岩橋 清太 IWAHASHI Seita; JP
濟藤 匡男 SAITO Masao; JP
Mandataire :
三好 秀和 MIYOSHI Hidekazu; JP
寺山 啓進 TERAYAMA Keishin; JP
Données relatives à la priorité :
2016-02174008.02.2016JP
Titre (EN) SEMICONDUCTOR DEVICE, POWER MODULE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING POWER MODULE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, MODULE DE PUISSANCE, PROCÉDÉ PERMETTANT DE FABRIQUER UN DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ PERMETTANT DE FABRIQUER UN MODULE DE PUISSANCE
(JA) 半導体装置、パワーモジュール、およびその製造方法
Abrégé :
(EN) This semiconductor device (200) is provided with a substrate (80), at least one semiconductor chip (40) which is arranged on the substrate (80), a first resin layer (14) which is arranged on the semiconductor chip (40) and the substrate (80) so as to cover the semiconductor chip (40), and a second resin layer (15) which is arranged on the first resin layer (14) and has a thermal expansion coefficient that is lower than the thermal expansion coefficient of the first resin layer (14) and an elastic modulus that is higher than the elastic modulus of the first resin layer (14). The second resin layer (15) is formed so as to cover at least the upper surface of the first resin layer (14). Consequently, the present invention provides: a semiconductor device which is reduced in warping, thereby decreasing the thermal resistance and improving the current density, and which is able to be reduced in cost and size by reducing the number of chips; a power module; a method for manufacturing the semiconductor device; and a method for manufacturing the power module.
(FR) La présente invention concerne un dispositif à semi-conducteur (200) qui est doté d'un substrat (80), d'au moins une puce à semi-conducteur (40) qui est disposée sur le substrat (80), d'une première couche de résine (14) qui est disposée sur la puce à semi-conducteur (40) et le substrat (80) de sorte à recouvrir la puce à semi-conducteur (40), et d'une seconde couche de résine (15) qui est disposée sur la première couche de résine (14) et présente un coefficient de dilatation thermique qui est inférieur au coefficient de dilatation thermique de la première couche de résine (14) et un module d'élasticité qui est supérieur au module d'élasticité de la première couche de résine (14). La seconde couche de résine (15) est formée de sorte à recouvrir au moins la surface supérieure de la première couche de résine (14). Par conséquent, la présente invention porte : sur un dispositif à semi-conducteur qui présente une déformation réduite, ce qui permet de réduire la résistance thermique et d'améliorer la densité de courant, et dont le coût et la taille peuvent être réduits en réduisant le nombre de puces ; sur un module de puissance ; sur un procédé permettant de fabriquer le dispositif à semi-conducteur ; et sur un procédé permettant de fabriquer le module de puissance.
(JA) 半導体装置(200)は、基板(80)と、基板(80)上に配置された少なくとも1つの半導体チップ(40)と、半導体チップ(40)および基板(80)上に配置され、半導体チップ(40)を覆うように形成される第1の樹脂層(14)と、第1の樹脂層(14)上に配置され、第1の樹脂層(14)の熱膨張率よりも小さい熱膨張率を有するとともに、第1の樹脂層(14)の弾性率よりも大きい弾性率を有する第2の樹脂層(15)とを備え、第2の樹脂層(15)は、第1の樹脂層(14)の少なくとも上面を覆うように形成される。半導体装置の反りを低減することで、熱抵抗を低減して電流密度を向上し、チップ数を削減して、低コスト化、小型化可能な半導体装置、パワーモジュール、およびその製造方法を提供する。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)