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1. (WO2017138398) DISPOSITIF À SEMI-CONDUCTEURS
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N° de publication : WO/2017/138398 N° de la demande internationale : PCT/JP2017/003274
Date de publication : 17.08.2017 Date de dépôt international : 31.01.2017
CIB :
H01L 21/337 (2006.01) ,H01L 21/338 (2006.01) ,H01L 27/098 (2006.01) ,H01L 29/12 (2006.01) ,H01L 29/778 (2006.01) ,H01L 29/78 (2006.01) ,H01L 29/808 (2006.01) ,H01L 29/812 (2006.01)
Déposants : PANASONIC CORPORATION[JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP
Inventeurs : UJITA Shinji; --
SHIBATA Daisuke; --
TAMURA Satoshi; --
Mandataire : TOKUDA Yoshiaki; JP
NOMURA Koichi; JP
Données relatives à la priorité :
2016-02143608.02.2016JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置
Abrégé : front page image
(EN) A semiconductor device (13) is provided with: a substrate (1), a drift layer (2), and a first ground layer (3) disposed in the stated order; a first opening part (10) that passes through the first ground layer (3) and reaches up to the drift layer (2); a first regrowth layer (6) and a second regrowth layer (7) formed along the upper surface of the first ground layer (3) and the recessed surface of the first opening part (10); a gate electrode (G) disposed above the second regrowth layer (7); a second opening part (11) that passes through the second regrowth layer (7) and the first regrowth layer (6) and reaches up to the first ground layer (3); a source electrode (S) disposed so as to cover the second opening part (11), the source electrode (S) being electrically connected to the first ground layer (3); and a drain electrode (D) disposed on the rear surface of the substrate (1). The second regrowth layer (7) has an upper surface part (7a) substantially parallel to the substrate (1), and a side surface part (7b) along the side surface of the first opening part (10). The gate electrode (G) is provided selectively to the upper surface part (7a).
(FR) L'invention concerne un dispositif à semi-conducteurs (13) pourvu : d'un substrat (1), d'une couche de dérivation (2) ; et d'une première couche de masse (3), disposées dans cet ordre ; d'une première partie d'ouverture (10) traversant la première couche de masse (3) et atteignant la couche de dérivation (2) ; d'une première couche de reformation (6) et d'une seconde couche de reformation (7) formées le long de la surface supérieure de la première couche de masse (3) et de la surface évidée de la première partie d'ouverture (10) ; d'une électrode de grille (G) disposée au-dessus de la seconde couche de reformation (7) ; d'une seconde partie d'ouverture (11) qui traverse la seconde couche de reformation (7) et la première couche de reformation (6) et qui atteint la première couche de masse (3) ; d'une électrode source (S) disposée de façon à recouvrir la seconde partie d'ouverture (11), l'électrode source (S) étant connectée électriquement à la première couche de masse (3) ; et d'une électrode drain (D) disposée sur la surface arrière du substrat (1). La seconde couche de reformation (7) comporte une partie surface supérieure (7a) sensiblement parallèle au substrat (1) et une partie surface latérale (7b) le long de la surface latérale de la première partie d'ouverture (10). L'électrode de grille (G) est sélectivement disposée sur la partie surface supérieure (7a).
(JA) 半導体装置(13)は、順に配置された基板(1)、ドリフト層(2)及び第1の下地層(3)と、第1の下地層(3)を貫通しドリフト層(2)にまで達する第1の開口部(10)と、第1の下地層(3)の上面及び第1の開口部(10)の凹状の表面に沿って形成された第1の再成長層(6)及び第2の再成長層(7)と、第2の再成長層(7)の上方に配置されたゲート電極(G)と、第2の再成長層(7)及び第1の再成長層(6)を貫通し第1の下地層(3)にまで達する第2の開口部(11)と、第2の開口部(11)を覆うように配置され、第1の下地層(3)と電気的に接続されたソース電極(S)と、基板(1)の裏面上に配置されたドレイン電極(D)とを備え、第2の再成長層(7)は、基板(1)に略平行な上面部(7a)と、第1の開口部(10)の側面に沿った側面部(7b)とを有し、ゲート電極(G)は、上面部(7a)に選択的に設けられている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)