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1. (WO2017052793) LIGNES DE MÉMOIRE CACHE CRYPTOGRAPHIQUE POUR ENVIRONNEMENT D’EXÉCUTION AGRÉÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/052793    N° de la demande internationale :    PCT/US2016/045408
Date de publication : 30.03.2017 Date de dépôt international : 03.08.2016
CIB :
G06F 21/72 (2013.01), G06F 21/55 (2013.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventeurs : CHHABRA, Siddhartha; (US).
MCKEEN, Francis X.; (US).
ROZAS, Carlos V.; (US).
KOMIJANI, Saeedeh; (US).
LEHMAN, Tamara S.; (US)
Mandataire : PORTNOVA, Marina; (US).
MILLER, Devin; (US)
Données relatives à la priorité :
14/863,353 23.09.2015 US
Titre (EN) CRYPTOGRAPHIC CACHE LINES FOR A TRUSTED EXECUTION ENVIRONMENT
(FR) LIGNES DE MÉMOIRE CACHE CRYPTOGRAPHIQUE POUR ENVIRONNEMENT D’EXÉCUTION AGRÉÉ
Abrégé : front page image
(EN)Memory security technologies are described. An example processing system includes a processor core and a memory controller coupled to the processor core and a memory. The processor core can receive a content read instruction from an application. The processor core can identify a cache line (CL) from a plurality of CLs of a cryptographic cache block (CCB) requested in the content read instruction. The processor core can load, from a cryptographic tree, tree nodes with security metadata. The processor core can retrieve, from the memory, the CCB. The processor core can generate a second MAC from the CCB. The processor core can compare the first MAC with the second MAC. The processor core can decrypt the CCB using security metadata when the first MAC matches the second MAC. The processor core can send at least the identified CL from the decrypted CCB to the application.
(FR)L'invention concerne des technologies de sécurité de mémoire. Un exemple de système de traitement comprend un cœur de processeur et un contrôleur de mémoire couplé au cœur de processeur et à une mémoire. Le cœur de processeur peut recevoir une instruction de lecture de contenu en provenance d'une application. Le cœur de processeur peut identifier une ligne de mémoire cache (CL) à partir d'une pluralité de CL d'un bloc de mémoire cache cryptographique (CCB) requis dans l'instruction de lecture de contenu. Le cœur de processeur peut charger, à partir d'une arborescence cryptographique, des nœuds d'arborescence avec des métadonnées de sécurité. Le cœur de processeur peut récupérer, à partir de la mémoire, le CCB. Le cœur de processeur peut générer un second MAC à partir du CCB. Le cœur de processeur peut comparer le premier MAC au second MAC. Le cœur de processeur peut déchiffrer le CCB en utilisant des métadonnées de sécurité lorsque le premier MAC correspond au second MAC. Le cœur de processeur peut envoyer au moins la CL identifiée, du CCB décrypté à l'application.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)