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1. (WO2017052645) PROCÉDÉ, DISPOSITIF ET SYSTÈME POUR FOURNIR UNE CAPACITÉ POUR UNE CELLULE DE MÉMOIRE VIVE DYNAMIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/052645    N° de la demande internationale :    PCT/US2015/052455
Date de publication : 30.03.2017 Date de dépôt international : 25.09.2015
CIB :
H01L 27/108 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventeurs : LILAK, Aaron; (US).
MORROW, Patrick; (US).
MEHANDRU, Rishabh; (US).
NELSON, Donald W.; (US).
CEA, Stephen M.; (US)
Mandataire : BRASK, Justin, K.; (US)
Données relatives à la priorité :
Titre (EN) METHOD, DEVICE AND SYSTEM TO PROVIDE CAPACITANCE FOR A DYNAMIC RANDOM ACCESS MEMORY CELL
(FR) PROCÉDÉ, DISPOSITIF ET SYSTÈME POUR FOURNIR UNE CAPACITÉ POUR UNE CELLULE DE MÉMOIRE VIVE DYNAMIQUE
Abrégé : front page image
(EN)Techniques and mechanisms to provide capacitance with a memory cell of an integrated circuit. In an embodiment, a transistor of the memory cell includes structures variously formed in or on a first side of a semiconductor substrate. After processing to form the transistor structures, thinning is performed to expose a second side of the semiconductor substrate, the second side opposite the first side. Processing in or on the exposed second side of the semiconductor substrate is subsequently performed to form in the semiconductor substrate a capacitor that extends to couple to one of the transistor structures. In another embodiment, the capacitor is coupled to accumulate charge based on activation of a channel of the transistor. The capacitor is further coupled to send charge from the memory cell via the second side.
(FR)La présente invention concerne des techniques et des mécanismes pour fournir une capacité avec une cellule de mémoire d'un circuit intégré. Dans un mode de réalisation, un transistor de la cellule de mémoire comprend des structures formées différemment dans ou sur un premier côté d'un substrat semi-conducteur. Après un traitement pour former les structures de transistor, un amincissement est effectué pour exposer un deuxième côté du substrat semi-conducteur, le deuxième côté étant opposé au premier côté. Un traitement dans ou sur le deuxième côté exposé du substrat semi-conducteur est ensuite effectué pour former dans le substrat semi-conducteur un condensateur qui s'étend de manière à être couplé à l'une des structures de transistor. Dans un autre mode de réalisation, le condensateur est couplé pour accumuler une charge sur la base de l'activation d'un canal du transistor. Le condensateur est en outre couplé pour envoyer une charge depuis la cellule de mémoire par l'intermédiaire du deuxième côté.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)