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1. (WO2017049928) STRUCTURE D'ENCAPSULATION DE PUCES ET PROCÉDÉ D'ENCAPSULATION ASSOCIÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/049928    N° de la demande internationale :    PCT/CN2016/082782
Date de publication : 30.03.2017 Date de dépôt international : 20.05.2016
CIB :
H01L 21/56 (2006.01), H01L 23/52 (2006.01)
Déposants : SJ SEMICONDUCTOR (JIANGYIN) CORPORATION [CN/CN]; 78 Changshan Avenue JiangYin, Jiangsu 214437 (CN)
Inventeurs : QIU, Yuedong; (CN).
LIN, Chengchung; (CN)
Mandataire : J.Z.M.C. PATENT AND TRADEMARK LAW OFFICE; Yu Mingwei, Room 5022 No. 335, Guo Ding Road, Yangpu District Shanghai 200433 (CN)
Données relatives à la priorité :
201510618538.3 24.09.2015 CN
Titre (EN) CHIP PACKAGING STRUCTURE AND PACKAGING METHOD THEREFOR
(FR) STRUCTURE D'ENCAPSULATION DE PUCES ET PROCÉDÉ D'ENCAPSULATION ASSOCIÉ
(ZH) 一种芯片封装结构及封装方法
Abrégé : front page image
(EN)A chip packaging method, comprising the following steps: S1: providing a carrier (1), forming an adhesive layer (2) on a surface of the carrier (1); S2: adhering at least two semiconductor chips (3) and at least one interconnection structure (4) on a surface of the adhesive layer (2); the interconnection structure (4) comprising a supporting body (5) and a plurality of conductive columns (6) vertically passing through the supporting body (5); S3: forming a plastic sealing layer (10) on the surface of the adhesive layer (2); S4: removing the carrier (1) and the adhesive layer (2); S5: forming a first dielectric layer (11) on the upper surface of the plastic sealing layer (10), and forming a second dielectric layer (12) on the lower surface of the plastic sealing layer (10); S6: forming redistribution lead layers (14) for the semiconductor chips (3) and the interconnection structure (4) on the basis of the first dielectric layer (11) and the second dielectric layer (12), so as to provide interconnection between the chips. By adding the interconnection structure (4) to the packaging process, the redistribution lead layers (14) are formed on both the front side and the rear side of the chips (3), which can maximize the redistribution area, provide interconnection between the chips (3), and effectively save on production costs.
(FR)L'invention concerne un procédé d'encapsulation de puces, comprenant les étapes suivantes : S1 : fournir un support (1), former une couche adhésive (2) sur une surface du support (1) ; S2 : faire adhérer au moins deux puces de semi-conducteur (3) et au moins une structure d'interconnexion (4) sur une surface de la couche adhésive (2), la structure d'interconnexion (4) comprenant un corps de support (5) et une pluralité de colonnes conductrices (6) passant verticalement à travers le corps de support (5) ; S3 : former une couche d'étanchéité en plastique (10) sur la surface de la couche adhésive (2) ; S4 : enlever le support (1) et la couche adhésive (2) ; S5 : former une première couche diélectrique (11) sur la surface supérieure de la couche d'étanchéité en plastique (10), et former une seconde couche diélectrique (12) sur la surface inférieure de la couche d'étanchéité en plastique (10) ; S6 : former des couches de conducteur de redistribution (14) pour les puces de semi-conducteur (3) et la structure d'interconnexion (4) sur la base de la première couche diélectrique (11) et de la seconde couche diélectrique (12), de manière à assurer l'interconnexion entre les puces. Par ajout de la structure d'interconnexion (4) au processus d'encapsulation, les couches de conducteur de redistribution (14) sont formées aussi bien sur le côté avant que sur le côté arrière des puces (3), ce qui permet de maximiser la surface de redistribution, d'assurer l'interconnexion entre les puces (3), et de réduire efficacement les coûts de production.
(ZH)一种芯片封装方法,包括以下步骤:S1:提供一载体(1),在所述载体(1)表面形成粘合层(2);S2:在所述粘合层(2)表面粘附至少两个半导体芯片(3)及至少一个互连结构(4);所述互连结构(4)包括支撑体(5)以及上下贯穿所述支撑体(5)的若干导电柱(6);S3:在所述粘合层(2)表面形成塑封层(10);S4:去除所述载体(1)及粘合层(2);S5:在所述塑封层(10)上表面形成第一介质层(11)、下表面形成第二介质层(12);S6:基于所述第一介质层(11)及第二介质层(12)对所述半导体芯片(3)及所述互连结构(4)形成再分布引线层(14),实现芯片间互连。通过在封装过程中加入互连结构(4),在芯片(3)正面及背面均形成再分布引线层(14),使得再分布面积得到最大化,实现芯片(3)与芯片(3)之间的互连,并有效节约生产成本。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)