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1. (WO2017047286) DISPOSITIF À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/047286    N° de la demande internationale :    PCT/JP2016/073369
Date de publication : 23.03.2017 Date de dépôt international : 08.08.2016
CIB :
H01L 29/78 (2006.01), H01L 29/12 (2006.01)
Déposants : FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventeurs : HOSHI, Yasuyuki; (JP).
OTSUKI, Masahito; (JP).
YAMADA, Shoji; (JP).
SHIIGI, Takashi; (JP)
Mandataire : SAKAI, Akinori; (JP)
Données relatives à la priorité :
2015-183480 16.09.2015 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)On the front surface of an n+-type SiC substrate (1) that is a drain region, an n-type drift layer (2), a p-type base layer (3), and an n+-type source layer (4) are epitaxially grown in the stated order. p+-type contact regions (5) are selectively provided within the n+-type source layer (4). Trenches (6) are provided so as to pass through the n+-type source layer (4) and the p-type base layer (3) in the depth direction and reach the n-type drift layer (2), gate electrodes (8) being provided within the trenches (6) with gate insulating films (7) being interposed therebetween. The width (w1) between adjacent trenches (6) is, e.g., 1 µm or less, and the depth (d) of the trenches (6) is, e.g., 1 µm or less. Because the width (w1) is small, channels are formed in almost the entirety of the p-type base layer (3). Cells (10) are provided with a FinFET structure in which one channel is sandwiched from both side surfaces by MOS gates (9). This configuration makes it possible to reduce on resistance and to prevent any reduction in reliability.
(FR)Sur la surface avant d'un substrat de SiC de type n+ (1) qui est une région de drain, une couche de dérive de type n (2), une couche de base de type p (3), et une couche de source de type n+ (4) sont développées de manière épitaxiale dans l'ordre indiqué. Des régions de contact de type p+ (5) sont disposées de manière sélective à l'intérieur de la couche de source de type n+ (4). Des tranchées (6) sont disposées de manière à passer par la couche de source de type n+ (4) et la couche de base de type p (3) dans le sens de la profondeur et à atteindre la couche de dérive de type n (2), des électrodes de grille (8) étant disposées à l'intérieur des tranchées (6) et des films isolants de grille (7) étant intercalés entre celles-ci. La largeur (w1) entre des tranchées (6) adjacentes est, par exemple, inférieure ou égale à 1 µm, et la profondeur (d) des tranchées (6) est, par exemple, inférieure ou égale à 1 µm. Étant donné que la largeur (w1) est faible, des canaux sont formés dans presque la totalité de la couche de base de type p (3). Les cellules (10) sont dotées d'une structure FinFET dans laquelle un canal est pris en sandwich entre les deux surfaces latérales par des grilles MOS (9). Cette configuration permet de réduire la résistance à l'état passant et d'empêcher toute réduction de fiabilité.
(JA)ドレイン領域であるn+型SiC基板(1)のおもて面に、n-型ドリフト層(2)、p型ベース層(3)およびn+型ソース層(4)が順にエピタキシャル成長されている。n+型ソース層(4)の内部に、p+型コンタクト領域(5)が選択的に設けられている。n+型ソース層(4)およびp型ベース層(3)を深さ方向(z)に貫通してn-型ドリフト層(2)に達するトレンチ(6)が設けられ、トレンチ(6)の内部には、ゲート絶縁膜(7)を介してゲート電極(8)が設けられている。隣り合うトレンチ(6)間の幅(w1)は例えば1μm以下であり、トレンチ(6)の深さ(d)は例えば1μm以下である。幅(w1)が狭いことでp型ベース層(3)のほぼ全体にチャネルが形成される。セル(10)は、1つのチャネルを両側面からMOSゲート(9)で挟み込むFinFETの構造を備える。このようにすることで、オン抵抗を低減させることができ、かつ信頼性の低下を防止することができる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)