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1. (WO2017046948) PROCÉDÉ DE FABRICATION DE TRANSISTORS À COUCHES MINCES ET TRANSISTOR À COUCHES MINCES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/046948    N° de la demande internationale :    PCT/JP2015/076705
Date de publication : 23.03.2017 Date de dépôt international : 18.09.2015
CIB :
H01L 29/786 (2006.01)
Déposants : SAKAI DISPLAY PRODUCTS CORPORATION [JP/JP]; 1, Takumicho, Sakai-ku, Sakai-shi, Osaka 5908522 (JP)
Inventeurs : UTSUGI, Satoru; (JP).
ISHIDA, Shigeru; (JP).
TAKAKURA, Ryouhei; (JP).
MATSUSHIMA, Yoshiaki; (JP).
NODERA, Nobutake; (JP).
MATSUMOTO, Takao; (JP)
Mandataire : KOHNO, Hideto; (JP)
Données relatives à la priorité :
Titre (EN) METHOD FOR MANUFACTURING THIN FILM TRANSISTORS AND THIN FILM TRANSISTOR
(FR) PROCÉDÉ DE FABRICATION DE TRANSISTORS À COUCHES MINCES ET TRANSISTOR À COUCHES MINCES
(JA) 薄膜トランジスタの製造方法及び薄膜トランジスタ
Abrégé : front page image
(EN)Provided are: a method for manufacturing thin film transistors of which variation in characteristics can be reduced; and the thin film transistor. A first silicon layer 14 made of amorphous silicon is formed, a portion from a part or the whole of a predetermined region to form a thin film transistor (TFT) to the outside of the predetermined region is irradiated with an energy beam, and the portion irradiated with the energy beam is transformed to polycrystalline silicon. Further, the first silicon layer 14 is etched so as to leave the predetermined region, and a second silicon layer 15 made of amorphous silicon is formed to cover the etched first silicon layer 14. The first silicon layer 14 and the second silicon layer 15 serve as channel layers of the TFT. The present invention reduces variation in the position of polycrystalline silicon in a channel layer without causing variation in the position of polycrystalline silicon due to variation in irradiation points, and thereby, reduces variation in the characteristics of a TFT.
(FR)L'invention concerne : un procédé de fabrication de transistors à couches minces dont la variation de caractéristiques peut être réduite ; et le transistor à couches minces. Une première couche de silicium (14) constituée de silicium amorphe est formée, une portion de tout ou partie d'une région prédéterminée destinée à former un transistor à couches minces (TFT) à l'extérieur de la région prédéterminée est exposée à un faisceau d'énergie, et la portion exposée au faisceau d'énergie est transformée en silicium polycristallin. En outre, la première couche de silicium (14) est gravée de façon à laisser la région prédéterminée, et une seconde couche de silicium (15) constituée de silicium amorphe est formée pour couvrir la première couche de silicium gravée (14). La première couche de silicium (14) et la seconde couche de silicium (15) servent de couches de canal du TFT. La présente invention réduit la variation de la position du silicium polycristallin dans une couche de canal sans provoquer de variation de la position du silicium polycristallin due à une variation des points d'exposition, et réduit de ce fait la variation des caractéristiques d'un TFT.
(JA)特性のばらつきを低減させることができる薄膜トランジスタの製造方法、及び薄膜トランジスタを提供する。 非晶質シリコンでなる第1シリコン層14を形成し、TFT(薄膜トランジスタ)の構成物となる所定領域内の一部又は全部から所定領域の外部にかけてエネルギービームを照射して、エネルギービームを照射した部分を多結晶シリコンに変化させる。また、所定領域を残すように第1シリコン層14をエッチングし、エッチング後の第1シリコン層14を覆うように、非晶質シリコンでなる第2シリコン層15を形成する。第1シリコン層14及び第2シリコン層15はTFTのチャネル層となる。照射位置のばらつきに起因して多結晶シリコンの位置がばらつくことが無く、チャネル層内での多結晶シリコンの位置のばらつきが低減され、TFTの特性のばらつきが低減される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)