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1. (WO2017045421) PROCÉDÉ D'ENCAPSULATION DE PUCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/045421    N° de la demande internationale :    PCT/CN2016/082778
Date de publication : 23.03.2017 Date de dépôt international : 20.05.2016
CIB :
H01L 21/56 (2006.01)
Déposants : SJ SEMICONDUCTOR (JIANGYIN) CORPORATION [CN/CN]; 78 Changshan Avenue JiangYin, Jiangsu 214437 (CN)
Inventeurs : LIN, Chengchung; (CN).
TANG, Hong; (CN)
Mandataire : J.Z.M.C. PATENT AND TRADEMARK LAW OFFICE; YU Mingwei, Room 5022 No. 335, Guo Ding Road, Yangpu District Shanghai 200433 (CN)
Données relatives à la priorité :
201510596161.6 17.09.2015 CN
Titre (EN) CHIP PACKAGING METHOD
(FR) PROCÉDÉ D'ENCAPSULATION DE PUCE
(ZH) 一种芯片封装方法
Abrégé : front page image
(EN)Provided is a chip packaging method comprising the following steps: providing a carrier (1) and forming an adhesive layer (2) on the surface of the carrier (1); affixing at least one chip (3) on the adhesive layer (2), where the front side of the chip (3) faces upward; and employing a 3D printing method to print out on the surface of the carrier (1) a plastic packaging layer (4) covering the chip and a redistributable lead layer (5) electrically connected to the chip (3), where the redistributable lead layer (5) comprises electrically-conductive columns (51) running through the plastic packaging layer (4) and corresponding to electrical leads of the chip (3) and metal lines (52) distributed on the surface of the plastic packaging layer (4) and connected to the electrically-conductive columns (51).
(FR)L'invention concerne un procédé d'encapsulation de puce comprenant les étapes suivantes : prendre un support (1) et former une couche adhésive (2) sur la surface du support (1) ; fixer au moins une puce (3) sur la couche adhésive (2), le côté avant de la puce (3) étant orienté vers le haut ; et utiliser un procédé d'impression 3D pour imprimer sur la surface du support (1) une couche d'encapsulation en plastique (4) recouvrant la puce et une couche de conducteurs redistribuables (5) connectée électriquement à la puce (3), la couche de conducteurs redistribuables (5) comprenant des colonnes électroconductrices (51) s'étendant à travers la couche d'encapsulation en plastique (4) et correspondant à des conducteurs électriques de la puce (3) et des lignes métalliques (52) réparties sur la surface de la couche d'encapsulation en plastique (4) et connectées aux colonnes électroconductrices (51).
(ZH)提供一种芯片封装方法,包括以下步骤:提供一载体(1),在所述载体(1)表面形成粘胶层(2);在所述粘胶层(2)上粘贴至少一个芯片(3),其中,芯片(3)正面朝上;采用3D打印法在所述载体(1)表面打印出覆盖所述芯片的塑封层(4)及与所述芯片(3)电性连接的再分布引线层(5);所述再分布引线层(5)包括贯穿所述塑封层(4)并与所述芯片(3)电性引出相对应的导电柱(51),以及分布于所述塑封层(4)表面并与所述导电柱(51)相连接的金属线路(52)。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)