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1. (WO2017045237) STRUCTURE DE PLAQUE ARRIÈRE DE TFT SEMI-CONDUCTRICE AU SILICIUM AMORPHE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/045237    N° de la demande internationale :    PCT/CN2015/091806
Date de publication : 23.03.2017 Date de dépôt international : 13.10.2015
CIB :
H01L 27/12 (2006.01), H01L 21/77 (2017.01)
Déposants : SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; NO.9-2, Tangming Road, Guangming District of Shenzhen, Guangdong 518132 (CN)
Inventeurs : LV, Xiaowen; (CN).
SU, Chihyu; (CN).
MENG, Yanhong; (CN).
MEI, Wenlin; (CN)
Mandataire : COMIPS INTELLECTUAL PROPERTY OFFICE; Room 15E, Shenkan Building, Shangbu Zhong Road, Futian District Shenzhen, Guangdong 518028 (CN)
Données relatives à la priorité :
201510586074.2 15.09.2015 CN
Titre (EN) AMORPHOUS SILICON SEMICONDUCTOR TFT BACKPLATE STRUCTURE
(FR) STRUCTURE DE PLAQUE ARRIÈRE DE TFT SEMI-CONDUCTRICE AU SILICIUM AMORPHE
(ZH) 非晶硅半导体TFT背板结构
Abrégé : front page image
(EN)An amorphous silicon semiconductor TFT backplate structure. A semiconductor layer (4) thereof is of a multi-layer structure and comprises a bottom-layer amorphous silicon layer (41) in contact with a gate electrode insulating layer (3), an N-type heavily-doped amorphous silicon layer (42) in contact with a source electrode (6) and a drain electrode (7), at least two N-type lightly-doped amorphous silicon layers (43) sandwiched between the bottom-layer amorphous silicon layer (41) and the N-type heavily-doped amorphous silicon layer (42), a first middle amorphous silicon layer (44) spacing every two adjacent lightly-doped amorphous silicon layers (43), and a second middle amorphous silicon layer (45) spacing the N-type heavily-doped amorphous silicon layer (42) and the lightly-doped amorphous silicon layer (43) closest to the N-type heavily-doped amorphous silicon layer (42). This structure further reduces an energy potential barrier between drain and source electrodes and a semiconductor layer, enables electron injection to be easier, guarantees that an on-state current is not reduced, and at the same time, can improve a potential barrier of hole transport, reduce a leakage current and improve the reliability and electrical stability of a TFT.
(FR)L'invention concerne une structure de plaque arrière de transistor à couches minces (TFT) semi-conductrice au silicium amorphe. Une couche semi-conductrice (4) de ladite structure présente une structure multicouche et comprend une couche de silicium amorphe de couche inférieure (41) en contact avec une couche d'isolation d'électrode de grille (3), une couche de silicium amorphe fortement dopé du type N (42) en contact avec une électrode de source (6) et une électrode de drain (7), au moins deux couches de silicium amorphe légèrement dopé du type N (43) prises en sandwich entre la couche de silicium amorphe de couche inférieure (41) et la couche de silicium amorphe fortement dopé du type N (42), une première couche de silicium amorphe intermédiaire (44) espaçant les couches de silicium amorphe légèrement dopé (43) prises deux à deux adjacentes, et une seconde couche de silicium amorphe intermédiaire (45) espaçant la couche de silicium amorphe fortement dopé du type N (42) et la couche de silicium amorphe faiblement dopé (43) la plus proche de la couche de silicium amorphe fortement dopé du type N (42). Cette structure réduit davantage une barrière de potentiel d'énergie entre les électrodes de drain et de source et une couche semi-conductrice, permet de faciliter l'injection d'électrons, garantit qu'un courant à l'état passant n'est pas réduit, et en même temps, peut améliorer une barrière de potentiel de transport de trous, réduire un courant de fuite et améliorer la fiabilité et la stabilité électrique d'un TFT.
(ZH)一种非晶硅半导体TFT背板结构,其半导体层(4)为多层结构,包括接触栅极绝缘层(3)的底层非晶硅(41)、接触源极(6)与漏极(7)的N型重掺杂非晶硅层(42)、夹设于底层非晶硅层(41)与N型重掺杂非晶硅层(42)之间的至少两层N型轻掺杂非晶硅层(43)、将每相邻两层轻掺杂非晶硅层(43)间隔开的第一中间非晶硅层(44)、及将N型重掺杂非晶硅层(42)与最靠近该N型重掺杂非晶硅层(42)的轻掺杂非晶硅层(43)间隔开的第二中间非晶硅层(45);这种结构进一步降低了漏源极和半导体层之间的能量势垒,使电子注入更加容易,保证了开态电流不会降低,同时可以提高空穴传输的势垒,降低漏电流,提高TFT的可靠性和电学稳定性。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)