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1. (WO2017042864) DISPOSITIF DE CODAGE, DISPOSITIF DE DÉCODAGE ET DISPOSITIF DE TRANSMISSION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/042864    N° de la demande internationale :    PCT/JP2015/075346
Date de publication : 16.03.2017 Date de dépôt international : 07.09.2015
CIB :
H03M 13/27 (2006.01)
Déposants : MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventeurs : MIYATA, Yoshikuni; (JP).
SUGIHARA, Kenya; (JP).
YOSHIDA, Hideo; (JP)
Mandataire : TAZAWA, Hideaki; (JP)
Données relatives à la priorité :
Titre (EN) ENCODING DEVICE, DECODING DEVICE, AND TRANSMISSION DEVICE
(FR) DISPOSITIF DE CODAGE, DISPOSITIF DE DÉCODAGE ET DISPOSITIF DE TRANSMISSION
(JA) 符号化装置、復号装置及び送信装置
Abrégé : front page image
(EN)An error correction encoder (10) comprises an interleaving circuit (31), encoding arithmetic circuits (321, 322), and a deinterleaving circuit (33). During a normal speed mode, the interleaving circuit (31) generates to-be-encoded bit sequences (IL1) of one system on the basis of the bits of a plurality of columns arranged at intervals of C columns in transmission frames of the one system. During a double speed mode, the interleaving circuit (31) generates to-be-encoded bit sequences (IL1, IL2) on the basis of the bits of a plurality of columns arranged at intervals of C/2 columns in transmission frames of each of two systems. The encoding arithmetic circuits (321, 322) implement error correction encoding of the to-be-encoded bit sequences (IL1) of the one system or the to-be-encoded bit sequences (IL1, IL2) of the two systems.
(FR)L'invention concerne un codeur à correction d'erreurs (10) qui comprend un circuit d'entrelacement (31), des circuits arithmétiques de codage (321, 322) et un circuit de désentrelacement (33). Pendant un mode à vitesse normale, le circuit d'entrelacement (31) génère des séquences de bits à coder (IL1) d'un système sur la base des bits d'une pluralité de colonnes agencées à intervalles de C colonnes dans des trames de transmission dudit système. Pendant un mode à vitesse double, le circuit d'entrelacement (31) génère des séquences de bits à coder (IL1, IL2) sur la base des bits d'une pluralité de colonnes agencées à intervalles de colonnes C/2 dans des trames de transmission de chaque système parmi deux systèmes. Les circuits arithmétiques de codage (321, 322) exécutent un codage à correction d'erreurs des séquences de bits à coder (IL1) dudit système ou des séquences de bits à coder (IL1, IL2) desdits deux systèmes.
(JA) 誤り訂正符号化器(10)は、インタリーブ回路(31)、符号化演算回路(32,32)及びデインタリーブ回路(33)を備えている。インタリーブ回路(31)は、標準速モード時に、1系統の伝送フレームにおいてC列間隔で配列された複数列のビットに基づいて1系統の符号化前ビット系列(IL)を生成し、2倍速モード時に、2系統のうちの各系統の伝送フレームにおいてC/2列間隔で配列された複数列のビットに基づいて符号化前ビット系列(IL,IL)を生成する。符号化演算回路(32,32)は、1系統の符号化前ビット系列(IL)または2系統の符号化前ビット系列(IL,IL)に誤り訂正符号化を施す。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)