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1. (WO2017038904) DISPOSITIF À SEMI-CONDUCTEURS, ET MODULE DE SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/038904    N° de la demande internationale :    PCT/JP2016/075577
Date de publication : 09.03.2017 Date de dépôt international : 31.08.2016
CIB :
H01L 25/04 (2014.01), H01L 25/18 (2006.01)
Déposants : AISIN AW CO., LTD. [JP/JP]; 10, Takane, Fujiicho, Anjo-shi, Aichi 4441192 (JP)
Inventeurs : NARUSE Takanobu; (JP)
Mandataire : R&C IP LAW FIRM; 3-3, Nakanoshima 3-chome, Kita-ku, Osaka-shi, Osaka 5300005 (JP)
Données relatives à la priorité :
2015-170408 31.08.2015 JP
Titre (EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MODULE
(FR) DISPOSITIF À SEMI-CONDUCTEURS, ET MODULE DE SEMI-CONDUCTEUR
(JA) 半導体装置及び半導体モジュール
Abrégé : front page image
(EN)The purpose of the present invention is to enable input/output terminals to be arranged so as to be adapted for the usage environment. A semiconductor module (5) is surface mounted to a surface-layer wiring layer (30a) of a main substrate (3). First module terminal groups (11) disposed at the side of a first edge (2a) of the semiconductor module (5), and first substrate terminal groups (301) disposed at the side of a first edge (3a) of the main substrate (3) are connected by first surface-layer wiring patterns (311) formed in the surface-layer wiring layer (30a). Second module terminal groups (12) disposed at the side of a second edge (2c) of the semiconductor module, and second substrate terminal groups (302) disposed at the side of a second edge (3c) of the main substrate are connected by second surface-layer wiring patterns (312) formed in the surface-layer wiring layer (30a).
(FR)Selon l’invention, une borne d’entrée/sortie est disposée de manière adaptée à un environnement de mise en œuvre. Un module de semi-conducteur (5) est monté en surface sur une couche de câble superficielle (30a) d’un substrat principal (3). Un premier groupe de bornes de module (11) disposé du côté d’un premier bord de module (2a) du module de semi-conducteur (5), et un premier groupe de bornes de substrat (301) disposé du côté d’un premier bord de substrat (3a) du substrat principal (3), sont connectés par un premier motif de câble superficiel (311) formé sur la couche de câble superficielle (30a). Un second groupe de bornes de module (12) disposé du côté d’un second bord de module (2c), et un second groupe de bornes de substrat (302) disposé du côté d’un second bord de substrat (3c), sont connectés par un second motif de câble superficiel (312) formé sur la couche de câble superficielle (30a).
(JA)使用環境に適応して入出力端子を配置する。半導体モジュール(5)は、主基板(3)の表層配線層(30a)に表面実装される。半導体モジュール(5)のモジュール第1辺(2a)の側に配置された第1モジュール端子群(11)と、主基板(3)の基板第1辺(3a)の側に配置された第1基板端子群(301)とが、表層配線層(30a)に形成された第1表層配線パターン(311)により接続され、モジュール第2辺(2c)の側に配置された第2モジュール端子群(12)と、基板第2辺(3c)の側に配置された第2基板端子群(302)とが、表層配線層(30a)に形成された第2表層配線パターン(312)により接続される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)