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1. (WO2017032475) CONFIGURATIONS À CIRCUITS PARTAGÉS POUR CIRCUITS DE PRÉLÈVEMENT ET DE MAINTIEN AUTO-ÉLÉVATEURS DANS UN CONVERTISSEUR ANALOGIQUE/NUMÉRIQUE À ENTRELACEMENT TEMPOREL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2017/032475    N° de la demande internationale :    PCT/EP2016/064137
Date de publication : 02.03.2017 Date de dépôt international : 20.06.2016
CIB :
H03M 1/12 (2006.01), G11C 27/02 (2006.01)
Déposants : TELEFONAKTIEBOLAGET LM ERICSSON (PUBL) [SE/SE]; SE-164 83 Stockholm (SE)
Inventeurs : MASTANTUONO, Daniele; (SE).
PALM, Mattias; (SE).
STRANDBERG, Roland; (SE)
Mandataire : ERICSSON; Torshamnsgatan 21-23 164 80 Stockholm (SE)
Données relatives à la priorité :
14/838,012 27.08.2015 US
Titre (EN) SHARED CIRCUIT CONFIGURATIONS FOR BOOTSTRAPPED SAMPLE AND HOLD CIRCUITS IN A TIME-INTERLEAVED ANALOG TO DIGITAL CONVERTER
(FR) CONFIGURATIONS À CIRCUITS PARTAGÉS POUR CIRCUITS DE PRÉLÈVEMENT ET DE MAINTIEN AUTO-ÉLÉVATEURS DANS UN CONVERTISSEUR ANALOGIQUE/NUMÉRIQUE À ENTRELACEMENT TEMPOREL
Abrégé : front page image
(EN)In a time-interleaved Analog to Digital Converter, circuit components and capacitances may be shared among a plurality of sample and hold circuits (16, 36, 18, 38, 20, 40, 22, 42) in each of two sets. The two shared circuits (12, 32, 14, 34) alternate, on different half-periods of a master clock signal (Clk), between charging a capacitance and sampling an input in an overlapping manner such that one is charging while the other is sampling. One sample and hold circuit (16, 36, 18, 38, 20, 40, 22, 42) is activated during each successive half-period (following a charging half-period) by independent, sequential, non-overlapping clocking signals (Clk1-Clk4). To improve SNDR, at least one switch (M11) is bootstrapped by driving its gate terminal with the voltage of a capacitor configured between the gate and the input signal. By sharing at least some components among multiple sample and hold circuits (16, 36, 18, 38, 20, 40, 22, 42), the number of gates driven by clock signals is reduced, reducing clock distribution and calibration complexity, and the circuit area is reduced.
(FR)Dans un convertisseur analogique/numérique à entrelacement temporel, des composants de circuit peuvent être partagés entre une pluralité de circuits de prélèvement et de maintien (16, 36, 18, 38, 20, 40, 22, 42) dans chacun des deux ensembles. Les deux circuits partagés (12, 32, 14, 34) alternent, au cours de différentes demi-périodes d'un signal d'horloge principal (Clk), entre le chargement d'une capacité et l'échantillonnage d'une entrée de manière superposée de telle sorte que l'un d'entre eux charge tandis que l'autre accomplit un échantillonnage. Un circuit de prélèvement et de maintien (16, 36, 18, 38, 20, 40, 22, 42) est activé au cours de chaque demi-période successive (à la suite d'une demi-période de charge) par des signaux d'horloge indépendants, séquentiels, non superposés (Clk1-Clk4). Pour améliorer le rapport signal sur bruit et distorsion harmonique (SNDR), au moins un commutateur (M11) est amorcé par excitation de sa borne de grille à la tension d'un condensateur configuré entre la grille et le signal d'entrée. En partageant au moins certains composants entre de multiples circuits de prélèvement et de maintien (16, 36, 18, 38, 20, 40, 22, 42), le nombre de grilles excitées par les signaux d'horloge est réduit, de sorte à réduire la distribution d'horloge et la complexité d'étalonnage, et la superficie du circuit est réduite.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)