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1. (WO2017002495) COMPOSANT ÉLECTRONIQUE CÉRAMIQUE DU TYPE PUCE
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明 細 書

発明の名称 チップ型セラミック電子部品

技術分野

0001  

背景技術

0002   0003   0004   0005   0006  

先行技術文献

特許文献

0007  

発明の概要

0008  

図面の簡単な説明

0009  

発明を実施するための形態

0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053  

実施例

0054   0055   0056   0057   0058   0059   0060   0061   0062   0063  

符号の説明

0064  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11  

図面

1   2   3   4   5   6   7   8   9   10   11  

明 細 書

発明の名称 : チップ型セラミック電子部品

技術分野

[0001]
 本開示は、チップ型セラミック電子部品に関する。

背景技術

[0002]
 図11は、従来のチップ型セラミック電子部品を表す断面模式図である。この場合、従来のチップ型セラミック電子部品の一例として積層コンデンサを挙げている。
[0003]
 積層コンデンサ100では、誘電体セラミックスを母体とする直方体状の電子部品本体101の内部に複数の内部電極103がセラミック層105を介して厚み方向に重なるように配置されている。内部電極103は電子部品本体101の対向する端面101aに積層方向に交互に引き出されている。また、この電子部品本体101の端部には端子電極109が設けられている。端子電極109は下地電極109aとその表面に形成されためっき膜109bとからなる。これにより積層コンデンサ100は、プリント回路基板に実装する際の半田付けが容易になる。
[0004]
 ここで、電子部品本体101の端部とは、図11において符号108として示しており、端面101aおよびこの端面101aに略直角な面である側面101bを含む部位のことを言う。
[0005]
 このようなチップ型セラミック電子部品については、近年、携帯電話に代表されるモバイル電子機器の普及、拡大に伴ってますます利用分野が拡大している。
[0006]
 チップ型セラミック電子部品は、小型化、薄型化の進展とともに、耐湿信頼性を確保することがますます重要になっている。このため、チップ型セラミック電子部品では、電子部品本体101の端面101a付近からの水分の浸入を抑えるために、例えば、下地電極109aやその表面に形成されるめっき膜109bの厚みを厚くする場合がある(例えば、特許文献1を参照)。

先行技術文献

特許文献

[0007]
特許文献1 : 特開2015-43448号公報

発明の概要

[0008]
 本開示のチップ型セラミック電子部品は、対向する一対の端面および4つの側面を有する直方体状のセラミックスよりなる電子部品本体と、該電子部品本体の前記端面および該端面近傍の側面を覆う端子電極とを備えており、該端子電極は、前記電子部品本体の前記側面に接合した接合部と、前記側面から離れた非接合部とを有するものである。

図面の簡単な説明

[0009]
[図1] (a)は、本開示のチップ型セラミック電子部品の一実施形態を示す断面模式図であり、(b)は、(a)における○部の拡大図である。
[図2] 非接合部の形状が図1とは異なる端子電極の拡大模式図である。
[図3] 非接合部のさらに他の形状を示すものであり、非接合部が複数存在している構造を示す拡大模式図である。
[図4] 下地電極の表面にめっき膜が設けられた端子電極を示すものであり、めっき膜が側面における下地電極の末端を覆っている状態の断面模式図である。
[図5] (a)は、本開示のチップ型セラミック電子部品の他の態様を示すものであり、電子部品本体が内部電極を有する場合を示す断面模式図、(b)は、(a)における○部の拡大図である。
[図6] (a)は、チップ型セラミック電子部品が電子部品本体の内部に複数の内部電極を有し、さらに、下地電極の表面にめっき膜が形成されている状態を示す断面模式図であり、(b)は、(a)の○部の拡大図である。
[図7] (a)は、図6に示すチップ型セラミック電子部品の他の態様を示すものであり、めっき膜が下地電極の末端を覆うように形成された状態を示す断面模式図であり、(b)は、(a)の○部の拡大図である。
[図8] (a)は、図7に示すチップ型セラミック電子部品の他の態様を示すものであり、めっき膜が2層の場合を示す断面模式図であり、(b)は、(a)の○部の拡大図である。
[図9] ニッケルめっき膜の表面に半田が付着した状態を示す断面模式図である。
[図10] 本実施形態のチップ型セラミック電子部品の製造方法を示す工程図である。
[図11] 従来のチップ型セラミック電子部品を表す断面模式図である。

発明を実施するための形態

[0010]
 図1(a)は、本開示のチップ型セラミック電子部品の一実施形態を示す断面模式図であり、(b)は、(a)における○部の拡大図である。
[0011]
 本実施形態のチップ型セラミック電子部品は、対向する一対の端面1aおよび4つの側面1bを有する直方体状の電子部品本体1を有している。ここでは、電子部品本体1の対向する端面1aおよびその端面1aに略直角な側面1bに至る部位を、以下、端部2という場合がある。
[0012]
 電子部品本体1は端部2に端子電極3を有している。この場合、端子電極3のうち、電子部品本体1の端面1aを覆う部位を端面被覆部3aとする。また、電子部品本体1の側面1bおよび該側面1bを端面被覆部3aの方に延長して、その端面被覆部3aの外側に隣接する部位を側面被覆部3bとする。
[0013]
 電子部品本体1は絶縁性のセラミックスを母体とする。端子電極3は端面被覆部3aおよび側面被覆部3bの中で、側面被覆部3bの端部3bbに、電子部品本体1の側面1bから離れた非接合部3cを有している。
[0014]
 ここで、端子電極3が非接合部3cを有する状態というのは、例えば、電子部品本体1の側面1bと端子電極3の側面被覆部3bとの間に0.2μm以上の幅の空隙3eが見られるものを言う。この場合、端子電極3の側面被覆部3bのうち、非接合部3c以外の部位を接合部3dとする。
[0015]
 本実施形態のチップ型セラミック電子部品によれば、端子電極3に非接合部3cが設けられていることから、端子電極3が熱膨張または熱収縮したときにも電子部品本体1との間の応力を軽減させることができる。これによりチップ型セラミック電子部品の側面1bにクラックが発生するのを抑えることができる。その結果、チップ型セラミック電子部品の耐湿負荷信頼性を高めることができる。
[0016]
 本実施形態のチップ型セラミック電子部品の場合、上記のように、端子電極3の端部3bbに非接合部3cを有している。この非接続部3cは電子部品本体1の側面1bに接着していない分だけ接合部3dよりも変形しやすい。このため本実施形態のチップ型セラミック電子部品では、端子電極3の電子部品本体1に対する拘束力が低くなる。その結果、本実施形態のチップ型セラミック電子部品は、電子部品本体1および端子電極3が熱膨張または熱収縮した際に発生する応力が小さくなり、電子部品本体1にクラックが発生し難くなる。
[0017]
 これに対し、従来のチップ型セラミック電子部品は、端子電極3の全体が電子部品本体1の端面1aおよび側面1bの全域にわたって接着した状態にある。このため、電子部品本体1の端部2に端子電極3が形成されている場合、図11に示しているように、電子部品本体1の側面1bが隠れる端子電極3の際(言い換えれば、縁)の付近にクラックが発生しやすい。
[0018]
 つまり、従来のチップ型セラミック電子部品では、電子部品本体1の側面1bに面している端子電極3の全体が電子部品本体1に接着しており、端子電極3がいわゆる非接合部3cを有していない。このため、従来のチップ型セラミック電子部品は、端子電極3による電子部品本体1の側面1bへの拘束力が依然として大きい。このため電子部品本体1にクラックが発生しやすい。
[0019]
 このように、本実施形態のチップ型セラミック電子部品は、端子電極3の端部3bbに非接合部3cを有しているため、高い耐熱衝撃性を示すものとなる。
[0020]
 また、本実施形態のチップ型セラミック電子部品では、非接合部3cは、図1(b)に示しているように、電子部品本体1の側面1bにおける端子電極3の末端3beに存在しているのが良い。この場合、端子電極3の末端3beは、電子部品本体1の側面1bからめくれたように見える状態であっても良い。端子電極3の末端3beが電子部品本体1の側面1bからめくれたように見える状態というのは、非接合部3cの電子部品本体1の側面1bから離れた間隔dが接合部3d側から末端3be側にかけて次第に大きくなっている状態のことである。
[0021]
 この場合、非接合部3cは接合部3dよりも厚みが薄くなっているのが良い。つまり、接合部3dの厚みをt 、非接合部3cの厚みをt としたときに、t >t の関係を有するのが良い。ここで、非接合部3cの厚みt とは、非接合部3cの側面1bに沿った方向(長手方向)における中央の厚みである。具体的には、非接合部3cの厚みt は、図1bにおいて、t1の幅で示している範囲である。
[0022]
 非接合部3cが上記のような形状およびサイズの関係であると、非接合部3cにおけるヤング率が接合部3d側よりも小さくなる。このため、端子電極3の電子部品本体1に対する拘束力をより小さくすることができる。
[0023]
 この場合、非接合部3cは、電子部品本体1の4つの側面1b上に存在しているのが良い。このとき、非接合部3cによって形成される空隙3eが、電子部品本体1の4つの側面1b上でつながった状態であると、電子部品本体1のどの側面1bにおいてもクラックが発生する可能性を低くすることができる。
[0024]
 一方、非接合部3cが、電子部品本体1の4つの側面1bに不連続に形成されている場合には、チップ型セラミック電子部品の内部に水分などの湿気が浸入し難いため、耐湿性を維持できる。この場合、各非接合部3cの大きさ(図1に示す断面における対向する端面1aの方向の長さL)としては1~5μmであるのが良い。さらに、非接合部3cの側面被覆部3bの末端3beからのトータルの長さとしては5~30μmであるの良い。このとき、チップ型セラミック電子部品のサイズ(体積)としては、0.002~2mm であるのが良い。
[0025]
 図2は、非接合部3cの形状が図1とは異なる端子電極3の拡大模式図である。図3は、非接合部3cが複数存在している端子電極3の拡大模式図である。チップ型セラミック電子部品としては、図1に示した非接合部3cの形状に限らず、図2および図3に示す形状であっても良い。
[0026]
 図2に示しているように、チップ型セラミック電子部品の他の態様としては、空隙3eの幅が端子電極3の末端3beよりも末端3beから端面1a側の接続部3d側に入った部位の方が広くなっているのが良い。言い換えると、図2に示したチップ型セラミック電子部品は、非接合部3cと側面1bとの間隔dが末端3be側よりも接続部3d側に入った部位の方が大きいものである。
[0027]
 図3に示したチップ型セラミック電子部品は、非接合部3cが側面被覆部3b内の長手方向(対向する端面1a方向)に複数存在するというものである。
[0028]
 これらの場合には、電子部品本体1に対する端子電極3からの拘束力をより小さくすることができる。
[0029]
 図4は、下地電極4の表面4aにめっき膜5が設けられた端子電極3を示すものであり、めっき膜5が側面1bにおける下地電極4の末端3beを覆っていること示す模式図である。図4には、図1に示した端子電極3の非接合部3cの形状の例として示している。この場合、非接合部3cの形状は、図2および図3に示した形状についても同様に適用できる。
[0030]
 下地電極4の表面4aにめっき膜5が形成されると、下地電極4による熱膨張(熱収縮)に加えて、めっき膜5による熱膨張(熱収縮)が加わる。この場合、電子部品本体1は端子電極3からさらに高い拘束力を受けるようになる。つまり、下地電極4の表面4aにめっき膜5を有するチップ型セラミック電子部品が、例えば、半田リフローなどにより加熱された際には、下地電極4の表面4aにめっき膜5が形成されていない場合に比較して、電子部品本体1と端子電極3との間により大きな応力がはたらくことになる。
[0031]
 これに対して、図4に示したチップ型セラミック電子部品では、下地電極4の表面4aにめっき膜5が形成されても、依然として、端子電極3を構成する側面被覆部3bの末端3beが開口した状態となっていることから、端子電極3の電子部品本体1に対する拘束力を小さくすることができる。この場合、めっき膜5が電子部品本体1の側面1bにおける下地電極4の末端4eまで覆っているのが良い。めっき膜5が下地電極4の末端4eを覆っていると、端子電極3の熱膨張係数が大きくなり、電子部品本体1の熱膨張係数との差が大きくなる。その結果、側面被覆部3bは、電子部品本体1の端面1aの方向に熱膨張または熱収縮する傾向がより強くなる。このような場合に、側面被覆部3bの末端3beを開口した状態とし、この部分を非接合部3cとすることで、下地電極4およびめっき膜5による電子部品本体1への拘束力を小さくすることができる。こうして、下地電極4の表面4aにめっき膜5が形成された構造であっても電子部品本体1にクラックが発生するのを抑えることができる。その結果、耐湿負荷寿命の良いチップ型セラミック電子部品を得ることができる。
[0032]
 図5(a)は、本開示のチップ型セラミック電子部品の他の態様を示すものであり、電子部品本体1が複数の内部電極7を有する場合を示す断面模式図、(b)は、(a)における○部の拡大図である。図5(a)(b)に示すように、電子部品本体1を構成するセラミックス中に金属製の内部電極7が存在すると、電子部品本体1は内部電極7を有しない場合に比べて熱膨張量が大きくなる。これは電子部品本体1を構成しているセラミックスに比較して、内部電極7を構成している金属の方が、熱膨張量が大きいためである。このような現象は、チップ型セラミック電子部品が半田リフローなどにより加熱される場合に起きやすい。この場合、端子電極3は、図5(a)(b)に矢印で示しているように、電子部品本体1の端面1aから離れようとする方向の力を受けるため、電子部品本体1と端子電極3の側面被覆部3bとの界面(側面1b)には、電子部品本体1が内部電極7を有しない構造(図1)のときよりも高い応力が発生しやすくなる。
[0033]
 このため、電子部品本体1中に内部電極7を有するチップ型セラミック電子部品は、端子電極3の覆われた部分に、よりクラックが発生しやすい状態となる。この場合、クラックは特に側面被覆部3bの末端3be付近に発生しやすい。
[0034]
 これに対し、図5(b)に示すように、端子電極3を構成する側面被覆部3bの末端3beが非接合部3cとなるように開口した状態であると、端子電極3による電子部品本体1へ拘束力が小さくなり、これらの間に発生する応力を小さくすることができる。こうして電子部品本体1の側面1bにクラックが発生するのを抑えることができる。
[0035]
 図6(a)は、チップ型セラミック電子部品が電子部品本体1の内部に複数の内部電極7を有し、さらに、下地電極4の表面4aにめっき膜5が形成されている状態を示す断面模式図であり、(b)は、(a)の○部の拡大図である。この場合も、図4に示した態様の場合と同様に、端子電極3を構成する側面被覆部3bの末端3beが非接合部3cとなるように、開口した状態が維持されているのが良い。この態様のチップ型セラミック電子部品においても、端子電極3による電子部品本体1への拘束力が小さくなり、端子電極3と電子部品本体1との間に発生する応力を小さくすることができる。こうして電子部品本体1の側面1bにクラックが発生するのを抑えることができる。
[0036]
 図7(a)は、図6に示すチップ型セラミック電子部品の他の態様を示すものであり、めっき膜5が下地電極4の末端4eを覆うように形成された状態を示す断面模式図であり、(b)は、(a)の○部の拡大図である。図7(b)に示すように、チップ型セラミック電子部品としては、端子電極3を構成している非接続部3cの電子部品本体1の側面1b側の表面4b側にもめっき膜5が形成されていても良い。このような構造においても、電子部品本体1の側面1bと下地電極4の当該表面4bとの間が開口した状態となっている場合には、図6(a)(b)に示したチップ型セラミック電子部品と同様に、電子部品本体1の端子電極3に覆われた側面1bにクラックが発生するのを抑えることができる。なお、図7(a)(b)に示すチップ型セラミック電子部品の場合には、めっき膜5が電子部品本体1と下地電極4との間の隙間に入り込んでいるため耐湿負荷寿命をさらに高めることができる。
[0037]
 図8(a)は、図7に示すチップ型セラミック電子部品の他の態様を示すものであり、めっき膜5が2層の場合を示す断面模式図であり、(b)は、(a)の○部の拡大図である。図9は、ニッケルめっき膜5aの表面に半田6が付着した状態を示す断面模式図である。下地電極4の表面4aにめっき膜5が2層形成されている場合には、下地電極4側に形成されためっき膜5aが非接合部3cを覆っていれば良い。つまり、めっき膜5aの表面に形成されためっき膜5bは、開口した側のめっき膜5aを覆うように回り込むのではなく、非接続端3cの末端3e付近に止まる状態が良い。この場合、最表層のめっき膜5bは、電子部品本体1の側面1bと非接続端3cとの間に空隙3eを残すことのできる状態であれば、めっき膜5bは非接続端3cの末端3eから電子部品本体1の側面1b側へ突き出た形状を有していても良い。
[0038]
 このとき、最表層の錫のめっき膜5bは、図8(b)に示しているように、ニッケルのめっき膜5aの一部が露出する状態で形成されていても良い。
[0039]
 つまり、錫のめっき膜5bが非接続端3cの末端3e付近に止まり、ニッケルのめっき膜5aを覆っていない状態となっている場合には、図9に示すように、リフロー時に付着させる半田6が非接続端3cの末端3e付近に止まりやすくなる。このため、下地電極4の表面4aにめっき膜5が2層形成されている場合にも、図7(a)(b)に示したチップ型電子部品と同等の特性(クラック発生率、耐湿負荷寿命)を維持することができる。この場合、ニッケルのめっき膜5aが酸化しやすいという点から、ニッケルのめっき膜5aの厚みは錫のめっき膜5bの厚みよりも薄い方が良い。
[0040]
 これに対し、ニッケルのめっき膜5aの厚みが錫のめっき膜5bの厚みよりも厚い場合には、高温高湿の保存下においても、錫のめっき膜5bおよびニッケルのめっき膜5aの酸化が抑えられ、これにより端子電極3が半田のヌレ性を維持することができる。また、リフロー時のチップ立ち(マンハッタン現象)を抑えることができる。
[0041]
 このように、下地電極4の表面4aにめっき膜5が2層形成されている場合、ニッケルのめっき膜5aおよび錫のめっき膜5bのそれぞれの厚みは、いずれも1~10μmであるのが良い。また、ニッケルのめっき膜5aおよび錫のめっき膜5bの厚みの合計厚みは20μm以下が良い。ニッケルのめっき膜5aおよび錫のめっき膜5bの合計厚みが20μm以下であると、チップ型セラミック電子部品の規格寸法内において、機能部となる電子部品本体1の体積を大きくすることが可能になる。これにより小型でも高い機能を発現するチップ型セラミック電子部品を得ることができる。
[0042]
 なお、めっきを行う場合、電流密度を低くして、時間をかけて行う条件では、めっき膜5bが、非接続端3cの末端3eを回り込み、非接続端3cの空隙3e側に形成されためっき膜5aの表面の全面を覆う形状になりやすい。このような場合には、半田リフロー時に電子部品本体1の側面1bにクラックが発生する場合がある。
[0043]
 そのため、本実施形態のチップ型セラミック電子部品を作製する場合には、上記しためっき条件の電流密度よりも電流密度を1.1~2倍程度高くして、その分時間を短くする条件にて形成するのが良い。
[0044]
 チップ型セラミック電子部品を構成する電子部品本体1としては、絶縁性、誘電性、圧電性および磁気特性等を示すセラミック材料の群から選ばれる少なくとも一つが好適なものとなる。
[0045]
 下地電極4および内部電極7の材料としては、貴金属、卑金属、遷移金属、アルミニウムおよびその他の稀少金属の群から選ばれる少なくとも1種を適用することができる。
[0046]
 めっき膜5の材料としては、銅、ニッケルなどの卑金属、金、銀、白金、パラジウムなどの貴金属、錫、鉛などの低融点金属などの群から選ばれる金属材料が適用される。
[0047]
 次に、本実施形態のチップ型セラミック電子部品の製造方法について、図10を用いて説明する。
[0048]
 まず、図10(a)に示すように、セラミック材料を焼結させて作製した電子部品本体1を用意する。
[0049]
 次に、図10(b)に示すように、電子部品本体1の側面1b上、端子電極3の側面被覆部3bの末端3be付近となる箇所に有機樹脂9を部分的に塗布する。この後に、図10(c)に示すように、有機樹脂9を塗布した部位を含む電子部品本体1の端部2に下地電極4となる導電性ペーストを塗布し、所定の温度条件にて焼付け処理を行う。
[0050]
 電子部品本体1の端部2に有機樹脂9を部分的に塗布しておくと、導電性ペーストを焼き付けする際に有機樹脂9が飛散する。これにより、下地電極4は、電子部品本体1の側面1bに接着していない非接合部3cを有するものとなる。
[0051]
 下地電極3における非接合部3cのサイズ、割合、頻度等は塗布する有機樹脂9の粘度、塗布する厚みや面積などを変化させることによって調整する。
[0052]
 電子部品本体1の端部2に形成した下地電極4の表面にめっき膜5が必要な場合には、電子部品本体1の端部2に下地電極4を形成した後に、バレルめっき法などの方法を用いてめっき膜5を形成する。めっき膜5が側面1bにおける下地電極4の末端3beを覆っている形状にする場合には、めっきを行う際の電流密度と時間とを調整する。
[0053]
 なお、電子部品本体1として、内部電極7を有するものを形成する場合には、セラミックグリーンシート上に内部電極パターンを形成したパターンシートを作製し、これを複数層積層する工法を用いる。
実施例
[0054]
 本発明による効果を評価する試料としてアルミナ製の抵抗体およびチタン酸バリウム製の積層コンデンサ(内部電極有り)を作製し、評価した。
[0055]
 まず、電子部品本体のサイズは0.6mm×0.3mm×0.3mm(0.054mm )とした。積層コンデンサは誘電体層の積層数を300層とした。
[0056]
 次に、電子部品本体の側面上、端子電極の側面被覆部の末端付近に有機樹脂(エチルセルロース)を部分的に塗布し、この後に、有機樹脂を塗布した部位を含む電子部品本体の端部に下地電極となる導電性ペーストを塗布し、所定の温度条件にて焼付け処理を行った。なお、非接合部を有しない試料は、有機樹脂を塗布しない方法により作製した。また、下地電極の表面にめっき膜を形成した試料も作製した。下地電極用の導電性ペーストとしては、銅を主成分とする導電性ペーストを用いた。抵抗体用の下地電極には銀・パラジウムを主成分とする導電性ペーストを用いた。下地電極の厚みは焼き付け後に平均厚みが10μmとなるようにした。めっき膜としては、表1に示すように、下地電極側にニッケルのめっき膜を形成し、その表面に錫のめっき膜を形成した。試料No.1、6、10および11については、めっき膜がいずれも図8(b)に示した状態で被覆されていた。つまり、電子部品本体の側面と非接続端との間に空隙を残した状態であった。この場合、ニッケルのめっき膜は非接続部を覆うように形成されていた。一方、錫のめっき膜は非接続端の末端から電子部品本体の側面側へわずかに1μmほど突き出た形状を有していた。
[0057]
 作製したチップ型セラミック電子部品について、非接合部の割合を求めた。その方法としては、チップ型セラミック電子部品の断面を図1(a)に示すように露出させた後、電子部品本体の端面から端子電極の側面被覆部の末端までの長さを100として、非接合部について同じ方向の長さの割合を求めた。断面研磨したチップ型セラミック電子部品の上面側および下面側の両方に非接合部が存在していた場合には、各面から求めた割合の平均値を求めた。
[0058]
 作製した試料の評価としては、まず、電子部品本体の端部に形成した端子電極の側面側に発生したクラックの発生割合を評価した。クラックの確認は、断面研磨した試料を実体顕微鏡観察することにより行った。
[0059]
 作製したチップ型セラミック電子部品について湿中負荷試験を行った。試験条件は、温度:125℃、湿度:85%RH、電圧:2VDC(抵抗体の場合は10%定格パワー)とし、72時間および144時間後に短絡(抵抗体の場合は抵抗値の上昇が2桁以上)した個数の割合を求めた。表1の試料No.6は、端子電極が非接合部を有しないもの(図11の構造)であり、試料No.1は、図11の構造で内部電極を有しない構造である。
[0060]
 また、作製したチップ型セラミック電子部品をプリント回路基板に実装し、リフロー後のチップ立ち不良を評価した。この場合、リフロー後にチップ型セラミック電子部品の一方の端子電極がプリント回路基板から離れている状態が見られたものを不良とした。プリント基板としては、チップ型セラミック電子部品が100個実装できるFR-4基板(銅配線)を用意し、また、接合部材としては、錫―銀―銅系の半田(融点:約210℃)を使用した。リフロー温度は250℃に設定した。
[0061]
[表1]


[0062]
 表1の結果から明らかなように、チップ型セラミック電子部品の端子電極が非接合部を有する試料(試料No.2~5、7~12)は、端子電極に非接合部を有しない試料(試料No.1、6)に比較して、クラックの発生割合および湿中負荷試験での不良の発生割合がともに低かった。この中で、下地電極の表面にめっき膜を設けた試料(試料No.5、10~12)においても、クラックの発生割合および湿中負荷試験での不良の発生割合を低くできることがわかった。
[0063]
 さらに、端子電極に2層のめっき膜を形成した試料(試料No.11、12)の中で、ニッケルのめっき膜の厚みを錫のめっき膜の厚みよりも厚くした試料(試料No.12)は、錫のめっき膜の厚みをニッケルのめっき膜の厚みよりも厚くした試料(試料No.11)に比べて、リフロー後のチップ型セラミックチップ部品のチップ立ちの不良数が少なかった。

符号の説明

[0064]
1・・・電子部品本体
1a・・(電子部品本体の)端面
1b・・(電子部品本体の)側面
2・・・端部
3・・・端子電極
3a・・端面被覆部
3b・・側面被覆部
3bb・(側面被覆部の)端部
3be・(側面被覆部の)末端
3c・・非接合部
3d・・接合部
3e・・空隙
4・・・下地電極
5・・・めっき膜
6・・・半田
7・・・内部電極
9・・・有機樹脂

請求の範囲

[請求項1]
 対向する一対の端面および4つの側面を有する直方体状のセラミックスよりなる電子部品本体と、該電子部品本体の前記端面および該端面近傍の側面を覆う端子電極とを備えており、該端子電極は、前記電子部品本体の前記側面に接合した接合部と、前記側面から離れた非接合部とを有することを特徴とするチップ型セラミック電子部品。
[請求項2]
 前記非接合部は、前記端子電極の末端に存在することを特徴とする請求項1に記載のチップ型セラミック電子部品。
[請求項3]
 前記非接合部は、前記接合部よりも厚みが薄いことを特徴とする請求項1または2に記載のチップ型セラミック電子部品。
[請求項4]
 前記非接合部と前記側面との間隔は、前記末端よりも前記端面側が広いことを特徴とする請求項2または3に記載のチップ型セラミック電子部品。
[請求項5]
 前記非接合部は、前記側面における前記端子電極の末端から前記端面に向けて所定間隔をおいて複数存在していることを特徴とする請求項1乃至3のうちいずれかに記載のチップ型セラミック電子部品。
[請求項6]
 前記端子電極は、下地電極の表面にめっき膜を設けて構成されており、該めっき膜は、前記下地電極の末端を覆っていることを特徴とする請求項1乃至5のうちいずれかに記載のチップ型セラミック電子部品。
[請求項7]
 前記めっき膜が前記非接合部を覆っていることを特徴とする請求項6に記載のチップ型セラミック電子部品。
[請求項8]
 前記めっき膜がニッケルのめっき膜であることを特徴とする請求項6または7に記載のチップ型セラミック電子部品。
[請求項9]
 前記めっき膜が、前記下地電極側に形成された前記ニッケルのめっきと、該ニッケルのめっき膜の表面に形成された錫のめっき膜との積層膜であることを特徴とする請求項6乃至8のうちいずれかに記載のチップ型セラミック電子部品。
[請求項10]
 前記ニッケルのめっき膜は、厚みが前記錫のめっき膜の厚みよりも厚いことを特徴とする請求項9に記載のチップ型セラミック電子部品。
[請求項11]
 前記電子部品本体が、前記端面に露出する内部電極を有していることを特徴とする請求項1乃至10のうちいずれかに記載のチップ型セラミック電子部品。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]