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1. (WO2017002384) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
Document

明 細 書

発明の名称 半導体デバイスおよびその製造方法

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

特許文献

0005  

発明の概要

発明が解決しようとする課題

0006   0007   0008   0009   0010  

課題を解決するための手段

0011   0012  

発明の効果

0013  

図面の簡単な説明

0014  

発明を実施するための形態

0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132  

実施例

0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182  

符号の説明

0183  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16  

図面

1   2   3   4   5  

明 細 書

発明の名称 : 半導体デバイスおよびその製造方法

技術分野

[0001]
 本発明は、インジウム(In)、タングステン(W)および亜鉛(Zn)を含有する酸化物半導体層を含む半導体デバイス、ならびにその製造方法に関する。

背景技術

[0002]
 従来、液晶表示装置、薄膜EL(エレクトロルミネッセンス)表示装置、有機EL表示装置等において、半導体デバイスであるTFT(薄膜トランジスタ)のチャネル層として機能する半導体膜として、アモルファスシリコン(a-Si)膜が主に使用されてきた。
[0003]
 近年では、a-Siに代わる材料として、インジウム(In)、ガリウム(Ga)および亜鉛(Zn)を含有する複合酸化物、すなわちIn-Ga-Zn系複合酸化物(「IGZO」とも呼ばれる。)が注目されている。たとえば、特開2010-219538号公報(特許文献1)には、IGZOを主成分とする酸化物半導体膜を、酸化物焼結体をターゲットとして使用するスパッタ法によって形成することが記載されている。
[0004]
 IGZO系酸化物半導体によれば、a-Siと比較して、より高いキャリア移動度が期待できる。しかしながら、IGZO系酸化物半導体の電界効果移動度は一般的には10cm 2/Vsであり、今般の表示装置の大型化、高精細化に伴い、さらなる高移動度化が求められている。

先行技術文献

特許文献

[0005]
特許文献1 : 特開2010-219538号公報
特許文献2 : 特開2015-056566号公報

発明の概要

発明が解決しようとする課題

[0006]
 TFTの製造においては、レジストを紫外線露光により感光させるフォトリソグラフィーを用いることが一般的である。紫外線露光においては、必要な領域のレジスト(フォトレジスト)のみに光を照射するために、フォトマスクと呼ばれる、紫外線を遮断する必要がある領域に金属膜を形成したガラス板が用いられている。しかし、このようなフォトマスクを用いた紫外線露光は、TFTの製造コスト増加につながる。
[0007]
 また、フォトマスクを用いたフォトリソグラフィーによりTFTを製造する場合、TFTを上からみたとき、ソース電極およびドレイン電極はそれぞれ、それらの一部が、ゲート絶縁層を介してゲート電極と重なるように設計・形成される。これは、ゲート電極の幅が、ソース電極-ドレイン電極間の距離よりも短い場合、ゲート電極がない部分のチャネル層はゲート電極に電圧を印加しても、キャリアが生成せず、TFTが動作しないためである。かかる電極の重なり構造は、ゲート電極とソース電極との間、およびゲート電極とドレイン電極との間に寄生容量を生じさせ、ひいてはTFTの特性を低下させる。
[0008]
 特開2015-056566号公報(特許文献2)には、IGZOからなる酸化物半導体層(TAOS層12)を備えるトップゲート型のTFTが記載されている。このTFTは、ゲート電極15をフォトマスクとして用いてゲート絶縁膜14をパターニングすることによりゲート絶縁膜14直下のTAOS層12の一部を露出させるセルフアライメント(自己整合)技術を利用して作製される。TAOS層12の上記一部(ゲート絶縁膜14で被覆されていない領域)は、還元性ガスによる還元処理によって低抵抗化され(TAOS還元層13)、ソース電極およびドレイン電極を接続するための接続電極として使用される。
[0009]
 特許文献2に記載のTFTによれば、電極の重なり構造に伴う寄生容量を低減させ得る。しかし、還元性ガスを用いた還元処理は操作が煩雑であり、また電界効果移動度の向上の点でも改善の余地があった。
[0010]
 本発明の目的は、寄生容量を小さくすることが可能であり、電界効果移動度の高い新たな半導体デバイスを提供することにある。本発明の他の目的は、寄生容量を小さくすることが可能であり、電界効果移動度の高い半導体デバイスを比較的簡便に製造することのできる半導体デバイスの製造方法を提供することにある。

課題を解決するための手段

[0011]
 本発明の一態様に係る半導体デバイスは、ゲート電極と、ゲート電極の直下領域または直上領域に配置されるチャネル層と、チャネル層に接して配置されるソース電極およびドレイン電極と、ゲート電極とチャネル層との間に配置される第1絶縁層とを含む。チャネル層は第1酸化物半導体を含み、ソース電極およびドレイン電極の少なくとも一方は第2酸化物半導体を含む。第1酸化物半導体および第2酸化物半導体は、インジウム、タングステンおよび亜鉛を含有する。上記第1絶縁層は、ゲート絶縁層であることができる。
[0012]
 本発明の別の態様に係る半導体デバイスの製造方法は、上記態様に係る半導体デバイスの製造方法であり、ゲート電極を形成する工程と、酸化物半導体を含む層を形成する工程と、酸化物半導体を含む層の主面の一部を被覆する部分被覆絶縁層を形成する工程と、部分被覆絶縁層を形成する工程の後に実施される、熱処理を行う工程とを含む。

発明の効果

[0013]
 上記によれば、寄生容量を小さくすることが可能であり、電界効果移動度の高い半導体デバイスを提供することができる。また、寄生容量を小さくすることが可能であり、電界効果移動度の高い半導体デバイスを比較的簡便に製造することのできる半導体デバイスの製造方法を提供することが提供できる。

図面の簡単な説明

[0014]
[図1] 半導体デバイスを上からみたときの概略図である。
[図2] 本発明の一態様に係る半導体デバイスの一例を示す概略断面図である。
[図3] 本発明の一態様に係る半導体デバイスの他の一例を示す概略断面図である。
[図4] 図2に示される半導体デバイスの製造方法の一例を示す概略断面図である。
[図5] 図3に示される半導体デバイスの製造方法の一例を示す概略断面図である。

発明を実施するための形態

[0015]
 <本発明の実施形態の説明>
 まず、本発明の実施形態を列記して説明する。
[0016]
 [1] 本発明の一形態に係る半導体デバイスは、ゲート電極と、ゲート電極の直下領域または直上領域に配置されるチャネル層と、チャネル層に接して配置されるソース電極およびドレイン電極と、ゲート電極とチャネル層との間に配置される第1絶縁層とを含み、チャネル層は第1酸化物半導体を含み、ソース電極およびドレイン電極の少なくとも一方は第2酸化物半導体を含み、第1酸化物半導体および第2酸化物半導体は、インジウム、タングステンおよび亜鉛を含有する。上記第1絶縁層は、ゲート絶縁層であることができる。本実施形態の半導体デバイスは、寄生容量を小さくすることが可能であり、高い電界効果移動度を示すことができ、さらには、高い電界効果移動度および高い信頼性をも示し得る。半導体デバイスは、具体的にはTFT(薄膜トランジスタ)である。
[0017]
 [2] 本実施形態の半導体デバイスにおいて、第1酸化物半導体のインジウム、タングステンおよび亜鉛の含有率はそれぞれ、第2酸化物半導体のインジウム、タングステンおよび亜鉛の含有率と同じであることが好ましい。これにより、とりわけゲート電極を利用した自己整合を用いてチャネル層とソース電極とドレイン電極とを作り分ける場合、半導体デバイスの製造工程の簡略化を図ることができる。
[0018]
 [3] 本実施形態の半導体デバイスにおいて、第1酸化物半導体および第2酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率(以下、「W含有率」ともいう。)は0.5原子%より大きく8.0原子%以下であり、第1酸化物半導体および第2酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対する亜鉛の含有率(以下、「Zn含有率」ともいう。)は1.2原子%以上40原子%以下であり、第1酸化物半導体および第2酸化物半導体中のタングステンに対する亜鉛の原子比(以下、「Zn/W比」ともいう。)は1.0より大きく80より小さいことが好ましい。このことは、半導体デバイスの電界効果移動度を高めるうえで有利であり、またソース電極およびドレイン電極の低い電気抵抗率を実現するうえでも有利である。さらに、半導体デバイスの信頼性を高めるうえでも有利である。
[0019]
 [4] 本実施形態の半導体デバイスにおいて、チャネル層の電気抵抗率は10 -1Ωcm以上であり、ソース電極およびドレイン電極の電気抵抗率は10 -2Ωcm以下であることが好ましい。このことは、半導体デバイスの電界効果移動度を高めるうえで有利である。
[0020]
 [5] 本実施形態の半導体デバイスにおいて、第1酸化物半導体および第2酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成することができる。このことは、半導体デバイスの電界効果移動度を高めるうえで有利であり、また半導体デバイスの信頼性を高めるうえでも有利である。
[0021]
 [6] 本実施形態の半導体デバイスにおいて、第1絶縁層は、チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層であることができる。かかる半導体デバイスの一例は、トップゲート型のTFTである。第1絶縁層がチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層であることは、半導体デバイスの寄生容量を小さくし、電界効果移動度および信頼性を高めるうえで有利である。第1絶縁層がチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層である場合、一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層を有していなくてもよい。
[0022]
 [7] 本実施形態の半導体デバイスにおいて、第1絶縁層がチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層である場合、他の一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層であって、第1絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含むことができる。このこともまた、半導体デバイスの電界効果移動度および信頼性を高めるうえで有利である。
[0023]
 [8] 本実施形態の半導体デバイスは、第1絶縁層に加えて、チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第2絶縁層をさらに含むものであってもよい。かかる半導体デバイスの一例は、ボトムゲート型のTFTである。チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第2絶縁層をさらに含むことは、半導体デバイスの寄生容量を小さくし、電界効果移動度および信頼性を高めるうえで有利である。半導体デバイスがチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第2絶縁層をさらに含む場合、一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層を有していなくてもよい。
[0024]
 [9] 本実施形態の半導体デバイスが、チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第2絶縁層をさらに含むものである場合、他の一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層であって、第2絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含むことができる。このこともまた、半導体デバイスの電界効果移動度および信頼性を高めるうえで有利である。
[0025]
 [10] 本実施形態の半導体デバイスにおいて、第1酸化物半導体は、6価のタングステンを含有することが好ましい。このことは、半導体デバイスの電界効果移動度を高めるうえで有利である。
[0026]
 [11] 本実施形態の半導体デバイスにおいて、チャネル層は、ジルコニウムをさらに含有することができる。ジルコニウムの含有量は、好ましくは1×10 17atms/cm 3以上1×10 20atms/cm 3以下である。当該含有量でジルコニウムを含有させることにより、半導体デバイスの信頼性を高めることができる。
[0027]
 [12] 本発明の別の実施形態である半導体デバイスの製造方法は、上記実施形態に係る半導体デバイスの製造方法であり、ゲート電極を形成する工程と、酸化物半導体を含む層を形成する工程と、酸化物半導体を含む層の主面の一部を被覆する部分被覆絶縁層を形成する工程と、部分被覆絶縁層を形成する工程の後に実施される、熱処理を行う工程とを含む。本実施形態の半導体デバイスの製造方法によれば、寄生容量が小さく、高い電界効果移動度を示す、さらには、高い電界効果移動度および高い信頼性を示す半導体デバイスを比較的簡便に製造することが可能である。上記酸化物半導体は、上記実施形態に係る半導体デバイスが有する第1酸化物半導体および第2酸化物半導体に相当する。
[0028]
 [13] 本実施形態の半導体デバイスの製造方法は、酸化物半導体を含む層を形成する工程の後であって、熱処理を行う工程の前に、酸化物半導体を含む層の主面における上記一部に隣接する領域を被覆する低酸素絶縁層を形成する工程をさらに含むことができる。低酸素絶縁層は、部分被覆絶縁層よりも酸素原子含有率が小さい層である。低酸素絶縁層を形成する工程をさらに含むことは、電界効果移動度の高い半導体デバイスを実現するうえで有利である。
[0029]
 [14] 本実施形態の半導体デバイスの製造方法において、部分被覆絶縁層は、第1絶縁層であるか、または第1絶縁層とは異なる第2絶縁層であることができる。部分被覆絶縁層が第1絶縁層である場合の半導体デバイスの一例は、トップゲート型のTFTである。部分被覆絶縁層が第2絶縁層である場合の半導体デバイスの一例は、ボトムゲート型のTFTである。第1絶縁層であるか、または第1絶縁層とは異なる第2絶縁層である部分被覆絶縁層を形成する工程を備える本実施形態の半導体デバイスの製造方法によれば、寄生容量が小さく、電界効果移動度の高い半導体デバイスを比較的簡便に製造することができる。
[0030]
 [15] 本実施形態の半導体デバイスの製造方法に含まれる部分被覆絶縁層を形成する工程において、部分被覆絶縁層は、ゲート電極を利用した自己整合によりパターニングされることが好ましい。これにより、フォトマスクを別途使用する必要がなくなるので低コストで簡便に半導体デバイスを製造することができるとともに、得られる半導体デバイスの寄生容量を低減できる。
[0031]
 [16] 本実施形態の半導体デバイスの製造方法に含まれる熱処理を行う工程は、100℃以上500℃以下の温度で熱処理する工程を含むことが好ましい。これにより、得られる半導体デバイスの寄生容量を低減できるとともに、電界効果移動度および信頼性を高めることができる。
[0032]
 <本発明の実施形態の詳細>
 [実施形態1:半導体デバイス]
 本実施形態の半導体デバイスは、ゲート電極と、ゲート電極の直下領域または直上領域に配置されるチャネル層と、チャネル層に接して配置されるソース電極およびドレイン電極と、ゲート電極とチャネル層との間に配置される第1絶縁層とを含み、チャネル層は第1酸化物半導体を含み、ソース電極およびドレイン電極の少なくとも一方は第2酸化物半導体を含み、第1酸化物半導体および第2酸化物半導体は、インジウム(In)、タングステン(W)および亜鉛(Zn)を含有する。半導体デバイスは、具体的にはTFT(薄膜トランジスタ)である。チャネル層の電気抵抗率は、好ましくはソース電極およびドレイン電極の電気抵抗率より高い。
[0033]
 ゲート電極の直下領域または直上領域にチャネル層が配置された本実施形態の半導体デバイスは、従来の半導体デバイスが有していた上述の電極の重なり構造をなくすことが可能であり、これにより寄生容量を低減させることが可能である。ゲート電極の直下領域または直上領域にチャネル層が配置されるとは、図1に示されるように、半導体デバイスを上からみたとき、チャネル層7の長さ15がゲート電極2の幅12と一致していることを意味する。したがってこのとき、チャネル層7とソース電極5との界面位置、およびチャネル層7とドレイン電極6との界面位置がゲート電極2の端面の位置と一致している。ゲート電極2の直下領域または直上領域にチャネル層7が配置される場合において、ゲート電極2の距離13とチャネル層7の幅14とは一致していなくてもよい。ゲート電極2の直下領域または直上領域にチャネル層7が配置される構造は、後述するように、パターニングされたゲート電極2を利用した自己整合技術によって形成することができる。
[0034]
 本実施形態の半導体デバイスは、たとえば、ボトムゲート型またはトップゲート型等であることができる。ゲート電極の直上領域にチャネル層が配置される場合とは、たとえば、半導体デバイスがボトムゲート型である場合である。ゲート電極の直下領域にチャネル層が配置される場合とは、たとえば、半導体デバイスがトップゲート型である場合である。
[0035]
 図2は、本発明の一態様に係る半導体デバイスの一例を示す概略断面図であり、ボトムゲート型の半導体デバイス(TFT)の一例を示したものである。図2に示される半導体デバイスは、基板1;基板1上に配置されるゲート電極2;ゲート電極2の直上領域に配置されるチャネル層7;チャネル層7に接して配置されるソース電極5およびドレイン電極6;ゲート電極2とチャネル層7との間に配置される第1絶縁層(ゲート絶縁層)3を含む。ソース電極5とドレイン電極6とは、互いに接することなく第1絶縁層3上に配置されている。チャネル層7の電気抵抗率は、ソース電極5およびドレイン電極6の電気抵抗率より高い。チャネル層7上には、エッチストッパ層、パシベーション層などとも呼ばれる第2絶縁層(絶縁保護層)8が積層されている。図2に示される半導体デバイスにおいて、ソース電極5およびドレイン電極6上には、第2絶縁層(絶縁保護層)8は積層されていない。図2に示される半導体デバイスは、第2絶縁層8上、ならびにソース電極5およびドレイン電極6上に配置される第3絶縁層(絶縁保護層)9を備えているが、第3絶縁層9は省略されてもよい。なお、基板1上に、他の層を介してゲート電極2が積層されてもよい。ソース電極5およびドレイン電極6は画素電極として用いることも可能である。
[0036]
 図2に示される半導体デバイスは、上からみたとき、チャネル層7の長さがゲート電極2の幅と一致している。より具体的には、半導体デバイスを上からみたとき、ゲート電極2の直下領域にチャネル層7が配置されている。したがって、チャネル層7とソース電極2との界面位置、およびチャネル層7とドレイン電極6との界面位置は、ゲート電極2の端面の位置と一致している。これにより図2に示される半導体デバイスは、低減された寄生容量を示すことができる。
[0037]
 図3は、本発明の一態様に係る半導体デバイスの他の一例を示す概略断面図であり、トップゲート型の半導体デバイス(TFT)の一例を示したものである。図3に示される半導体デバイスは、基板1;基板1上に配置されるチャネル層7;チャネル層7の直上領域に配置されるゲート電極2;チャネル層7に接して配置されるソース電極5およびドレイン電極6;ゲート電極2とチャネル層7との間に配置される第1絶縁層(ゲート絶縁層)3を含む。ソース電極5とドレイン電極6とは、互いに接することなく基板1上に配置されている。チャネル層7の電気抵抗率は、ソース電極5およびドレイン電極6の電気抵抗率より高い。図3に示される半導体デバイスは、ゲート電極2上、ならびにソース電極5およびドレイン電極6上に配置される第3絶縁層(絶縁保護層)9を備えているが、第3絶縁層9は省略されてもよい。なお、基板1上に、他の層を介してチャネル層7、ならびにソース電極5およびドレイン電極6が積層されてもよい。ソース電極5およびドレイン電極6は画素電極として用いることも可能である。
[0038]
 図3に示される半導体デバイスは、上からみたとき、チャネル層7の長さがゲート電極2の幅と一致している。より具体的には、半導体デバイスを上からみたとき、ゲート電極2の直下領域にチャネル層7が配置されている。したがって、チャネル層7とソース電極2との界面位置、およびチャネル層7とドレイン電極6との界面位置は、ゲート電極2の端面の位置と一致している。これにより図3に示される半導体デバイスは、低減された寄生容量を示すことができる。
[0039]
 本実施形態の半導体デバイスにおいて、チャネル層7は第1酸化物半導体を含み、ソース電極5およびドレイン電極6の少なくとも一方(好ましくは両方)は第2酸化物半導体を含み、これらの第1および第2酸化物半導体は、In、WおよびZnを含有する。これらの金属元素を含有することは、電界効果移動度および信頼性を高めるうえで有利である。チャネル層7は、第1酸化物半導体からなる層であることが好ましく、ソース電極5およびドレイン電極6は、第2酸化物半導体からなる層であることが好ましい。
[0040]
 チャネル層7に含まれる第1酸化物半導体中のIn、WおよびZnの含有率はそれぞれ、ソース電極5および/またはドレイン電極6に含まれる第2酸化物半導体中のIn、WおよびZnの含有率と同じであることが好ましい。これにより、とりわけゲート電極2を利用した自己整合を用いてチャネル層7とソース電極5とドレイン電極6とを作り分ける場合、半導体デバイスの製造工程の簡略化を図ることができる。
[0041]
 In、WおよびZnの含有率は、TEM-EDX(エネルギー分散型ケイ光X線分析計を付帯する透過型電子顕微鏡)またはRBS(ラザフォード後方散乱分析)により測定される。チャネル層7(第1酸化物半導体)の一部と、ソース電極5および/またはドレイン電極6(第2酸化物半導体)の一部とを上記方法にて定量分析し、第1酸化物半導体中のIn、WおよびZnの含有率と、第2酸化物半導体中のIn、WおよびZnの含有率とを測定する。
[0042]
 Inの含有率(以下、「In含有率」ともいう。)は、下記式:
 In含有率(原子%)={In含有量/(In含有量+W含有量+Zn含有量)}×100
で定義される。
[0043]
 Wの含有率(以下、「W含有率」ともいう。)は、下記式:
 W含有率(原子%)={W含有量/(In含有量+W含有量+Zn含有量)}×100で定義される。
[0044]
 Znの含有率(以下、「Zn含有率」ともいう。)は、下記式:
 Zn含有率(原子%)={Zn含有量/(In含有量+W含有量+Zn含有量)}×100
で定義される。
[0045]
 W含有率においては、ソース電極5および/またはドレイン電極6(第2酸化物半導体)における含有率がチャネル層7(第1酸化物半導体)における含有率から±2原子%の範囲内であれば、両者は同じであると判断する。In含有率およびZn含有率においては、ソース電極5および/またはドレイン電極6(第2酸化物半導体)における含有率がチャネル層7(第1酸化物半導体)における含有率から±5原子%の範囲内であれば、両者は同じであると判断する。
[0046]
 本実施形態に係る半導体デバイスにおいて、チャネル層7(第1酸化物半導体)中のW含有率は、好ましくは0.5原子%より大きく8.0原子%以下であり、Zn含有率は、好ましくは1.2原子%以上40原子%以下であり、かつ、Wに対するZnの原子比、すなわちW含有率に対するZn含有率の比(Zn含有率/W含有率。以下、「Zn/W比」ともいう。)は、好ましくは1.0より大きく80より小さい。これにより、半導体デバイスの電界効果移動度を高めることができ、さらには信頼性を高くすることも可能となる。
[0047]
 本実施形態に係る半導体デバイスにおいて、ソース電極5およびドレイン電極6(第2酸化物半導体)中のW含有率は、好ましくは0.5原子%より大きく8.0原子%以下であり、Zn含有率は、好ましくは1.2原子%以上40原子%以下であり、かつ、Zn/W比は、好ましくは1.0より大きく80より小さい。このようなソース電極5およびドレイン電極6を使用することは、高い電界効果移動度と高い信頼性を示す半導体デバイスを実現するうえで有利であり、またソース電極5およびドレイン電極6の電気抵抗率を低減させるうえでも有利である。
[0048]
 電界効果移動度および信頼性を高める観点から、チャネル層7(第1酸化物半導体)、ならびにソース電極5およびドレイン電極6(第2酸化物半導体)中のW含有率は、より好ましくは0.6原子%以上、より好ましくは5原子%以下であり、さらに好ましくは3原子%以下である。W含有率が0.5原子%以下の場合、半導体デバイスの重要な特性の1つである閾値電圧V th特性が良好にならない傾向にあり、また半導体デバイスの信頼性が低下し得る。TFT等の半導体デバイスでは、デバイス制御の簡便性から閾値電圧V thは0V以上5V以下であることが望まれている。W含有率が8原子%を超える場合、良好な電界効果移動度が得られにくい傾向にある。また、W含有率が8原子%を超えるソース電極5および/またはドレイン電極6を用いた場合、これらの電極の電気抵抗率の低減が困難となりやすい。
[0049]
 チャネル層7(第1酸化物半導体)、ならびにソース電極5およびドレイン電極6(第2酸化物半導体)中のZn含有率が1.2原子%以上40原子%以下であり、かつZn/W比が1.0より大きく80より小さいことは、高い電界効果移動度と高い信頼性を示す半導体デバイスを実現するうえで有利である。
[0050]
 電界効果移動度および信頼性を高める観点から、チャネル層7(第1酸化物半導体)、ならびにソース電極5およびドレイン電極6(第2酸化物半導体)中のZn含有率は、より好ましくは3原子%以上、さらに好ましくは10原子%以上、より好ましくは25原子%以下であり、さらに好ましくは18原子%以下である。Zn含有率が1.2原子%より小さい場合、半導体デバイスの信頼性が低下し得る。Zn含有率が40原子%を超える場合、良好な電界効果移動度が得られにくい傾向にある。
[0051]
 チャネル層7(第1酸化物半導体)、ならびにソース電極5およびドレイン電極6(第2酸化物半導体)中のZn/W比が1.0以下の場合、半導体デバイスの信頼性が低下し得る。Zn/W比は、より好ましくは3.0以上であり、さらに好ましくは5.0以上である。チャネル層7(第1酸化物半導体)、ならびにソース電極5およびドレイン電極6(第2酸化物半導体)中のZn/W比が80以上の場合、良好な電界効果移動度が得られにくい傾向にある。Zn/W比は、より好ましくは20以下であり、さらに好ましくは15以下である。
[0052]
 電界効果移動度を高める観点から、チャネル層7(第1酸化物半導体)、ならびにソース電極5およびドレイン電極6(第2酸化物半導体)中のIn/(In+Zn)原子比は、0.8より大きいことが好ましい。
[0053]
 ここで半導体デバイスの信頼性について説明する。一般的に酸化物半導体を含む半導体デバイスは、半導体デバイスの製造時における熱処理の温度によって信頼性が変化し得る。熱処理の温度を高くすることで信頼性を向上させることが可能である。しかしながら一般的には、熱処理温度を高くすると電界効果移動度が低下してしまう。このため、高い熱処理温度でも電界効果移動度が低下しないことが望まれていた。本明細書において「電界効果移動度が高く、かつ信頼性が高い」とは、高い加熱処理温度でも電界効果移動度が低下せず、かつ高い加熱処理の温度により高い信頼性が得られることを意味している。
[0054]
 チャネル層7は、電気抵抗率が10 -1Ωcm以上であることが好ましく、ソース電極5およびドレイン電極6は、電気抵抗率が10 -2Ωcm以下であることが好ましい。
[0055]
 インジウムを含む酸化物は、透明導電膜として知られているが、たとえば特開2002-256424号公報に記載されるように、透明導電膜に使用される膜としては電気抵抗率が10 -1Ωcmより低いものが一般的であり、本実施形態の半導体デバイスにおけるソース電極5およびドレイン電極6においても同様に電気抵抗率は低いことが好ましく、10 -2Ωcm以下であることがより好ましい。一方、本実施形態の半導体デバイスのチャネル層7においては、その電気抵抗率は10 -1Ωcm以上であることが望ましい。当該電気抵抗率を実現するために、チャネル層7のW含有率、Zn含有率、Zn/W比を総合的に検討することが好ましい。
[0056]
 半導体デバイスの電界効果移動度および信頼性を高める観点から、チャネル層7を構成する第1酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成されることが好ましい。同様の観点から、ソース電極5およびドレイン電極6を構成する第2酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成されることが好ましい。
[0057]
 本明細書において「ナノ結晶酸化物」とは、以下の条件に従うX線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過型電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施した場合、リング状のパターンが観察される酸化物をいう。リング状のパターンとは、スポットが集合してリング状のパターンを形成している場合を含む。
[0058]
 また、本明細書において「アモルファス酸化物」とは、以下の条件に従うX線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過型電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施しても、やはりハローと呼ばれる不明瞭なパターンが観察される酸化物をいう。
[0059]
 (X線回折測定条件)
 測定方法:In-plane法(スリットコリメーション法)、
 X線発生部:対陰極Cu、出力50kV 300mA、
 検出部:シンチレーションカウンタ、
 入射部:スリットコリメーション、
 ソーラースリット:入射側 縦発散角0.48°
          受光側 縦発散角0.41°、
 スリット:入射側 S1=1mm*10mm
      受光側 S2=0.2mm*10mm、
 走査条件:走査軸 2θχ/φ、
 走査モード:ステップ測定、走査範囲 10~80°、ステップ幅0.1°、
       ステップ時間 8sec.。
[0060]
 (透過電子線回折測定条件)
 測定方法:極微電子線回折法、
 加速電圧:200kV、
 ビーム径:測定対象である酸化物半導体を含む層の膜厚と同じか、または同等。
[0061]
 第1酸化物半導体および/または第2酸化物半導体がナノ結晶酸化物で構成される場合、上記の条件に従って微細領域の透過電子線回折測定を行うと、上述のようにリング状のパターンが観察され、スポット状のパターンは観察されない。これに対して、たとえば特許第5172918号に開示されるような酸化物半導体層は、当該層の表面に対して垂直な方向に沿うようにc軸配向した結晶を含んでおり、このように微細領域中のナノ結晶がある方向に配向している場合には、スポット状のパターンが観察される。第1酸化物半導体および/または第2酸化物半導体がナノ結晶酸化物で構成される場合、当該ナノ結晶は、少なくとも層面内に垂直な面(層断面)の観察を行った際に、当該層の表面に対して結晶が配向していない無配向であってランダムな配向性を有している。つまり、膜厚方向に対して結晶軸が配向していない。
[0062]
 チャネル層7を構成する第1酸化物半導体、さらにこれに加えてソース電極5およびドレイン電極6を構成する第2酸化物半導体がナノ結晶酸化物またはアモルファス酸化物で構成されることは、半導体デバイスの電界効果移動度を高めるうえで有利である。電界効果移動度を高める観点から、第1酸化物半導体および第2酸化物半導体は、より好ましくはアモルファス酸化物で構成される。前述のZn含有率が10原子%以上、および/またはW含有率が0.4原子%以上の場合、第1酸化物半導体および第2酸化物半導体はアモルファス酸化物となりやすく、より高い加熱処理の温度までアモルファス酸化物が安定である。
[0063]
 電界効果移動度を高める観点から、本実施形態の半導体デバイスにおいて、チャネル層7を構成する第1酸化物半導体は、X線光電子分光法(XPS)により測定される結合エネルギーのピーク位置が32.9eV以上36.5eV以下であるWを含有することが好ましい。結合エネルギーのピーク位置は、より好ましくは34eV以上36.5eV以下であり、さらに好ましくは35eV以上36.5eV以下である。
[0064]
 X線光電子分光法(XPS)においては、Wが6価となるWO 3の結合エネルギーのピークは35eV以上36.5eV以下に現れ、タングステン金属およびタングステンが4価となるWO 2は、32eV以上33.5eV以下の範囲に結合エネルギーのピークが現れることが知られている。したがって、第1酸化物半導体は、6価のWを含有することが、電界効果移動度を高める観点から好ましい。
[0065]
 半導体デバイスの電界効果移動度を高める観点から、ソース電極5およびドレイン電極6を構成する第2酸化物半導体もまた、X線光電子分光法(XPS)により測定される結合エネルギーのピーク位置が32.9eV以上36.5eV以下であるWを含有することが好ましく、34eV以上36.5eV以下であるWを含有することがより好ましく、35eV以上36.5eV以下であるWを含有することがさらに好ましく、また6価のWを含有することが好ましい。
[0066]
 本実施形態の半導体デバイスにおいて、チャネル層7は、ジルコニウム(Zr)をさらに含有することが好ましく、その含有量は、1×10 17atms/cm 3以上1×10 20atms/cm 3以下であることが好ましい。これにより、半導体デバイスの信頼性を高めることができる。一般的にZrは、熱安定性、耐熱性、耐薬品性を向上させる目的、またはS値やオフ電流を低減させる目的で酸化物半導体に適用されている例が多いが、本発明においては、WおよびZnと併用することで、信頼性向上を図ることができることを新たに見出したものである。チャネル層7中のZr含有量は、チャネル層7の任意の点について二次イオン質量分析法(SIMS)を用いて深さ方向に分析し、チャネル層7の1cm 3あたりの原子数として求められる。
[0067]
 Zrの含有量が1×10 17atms/cm 3より小さい場合には信頼性向上はみられず、1×10 20atms/cm 3より大きい場合には信頼性が低下する傾向にある。信頼性向上の観点から、Zrの含有量は1×10 18atms/cm 3以上であることがより好ましく、1×10 19atms/cm 3以下であることがより好ましい。
[0068]
 半導体デバイスの電界効果移動度を高める観点から、ソース電極5およびドレイン電極6もまた、Zrをさらに含有することが好ましく、その含有量は、1×10 17atms/cm 3以上1×10 20atms/cm 3以下であることが好ましい。
[0069]
 なお、チャネル層7、ならびにソース電極5およびドレイン電極6中のIn、WおよびZnの合計に対する、In、W、Zn以外の不可避の金属の含有率は、1原子%以下であることが好ましい。
[0070]
 半導体デバイスの電界効果移動度を高める観点から、チャネル層7、ならびにソース電極5およびドレイン電極6の膜厚は、2nm以上100nm以下であることが好ましく、5nm以上80nm以下であることがより好ましい。
[0071]
 チャネル層7、ならびにソース電極5およびドレイン電極6は、たとえば、これらを構成する酸化物半導体を含む層を一体的に基板1上に形成し、この酸化物半導体層からチャネル層7とソース電極5とドレイン電極6とを自己整合により作り分ける方法によって形成することができる。上記酸化物半導体層を含む層を、以下では酸化物半導体層ともいう。酸化物半導体層は、好ましくは酸化物半導体からなる層である。酸化物半導体層は、基板1上に直接形成されてもよいし、基板1上に他の層(たとえば第1絶縁層3)を介して形成されてもよい。上記方法によってチャネル層7、ならびにソース電極5およびドレイン電極6を形成する場合、第1酸化物半導体と第2酸化物半導体とは組成が同じとなる。酸化物半導体層は、スパッタリング法により成膜する工程を含む製造方法によって得ることができる。このことは、電界効果移動度が高く、かつ信頼性も高い半導体デバイスを得るうえで有利である。チャネル層7、ならびにソース電極5およびドレイン電極6を構成する酸化物半導体層は、半導体デバイスの製造工程で用いるレジスト層に照射する紫外線を透過可能な透明層である。ソース電極5およびドレイン電極6が透明であると、半導体デバイスをたとえば画像表示装置に適用したとき、各画素において遮光される部分が少なくなるため、開口率を高めることができる。
[0072]
 スパッタリング法とは、成膜室内に、ターゲットと基板とを対向させて配置し、ターゲットに電圧を印加して、希ガスイオンでターゲットの表面をスパッタリングすることにより、ターゲットからターゲットを構成する原子を放出させて基板上に堆積させることによりターゲットを構成する原子で構成される膜を形成する方法をいう。
[0073]
 酸化物半導体層を形成する方法としては、スパッタリング法のほか、パルスレーザー蒸着(PLD)法、加熱蒸着法などが提案されているが、スパッタリング法を用いることが上記の理由から好ましい。
[0074]
 スパッタリング法としては、マグネトロンスパッタリング法、対向ターゲット型スパッタリング法などを用いることができる。スパッタリング時の雰囲気ガスとして、Arガス、Krガス、Xeガスを用いることができ、これらのガスとともに酸素ガスを混合して用いることもできる。
[0075]
 スパッタリング法によって酸化物半導体層を形成する場合において、スパッタリング法による成膜後に熱処理したり、スパッタリング法により成膜を行いながら熱処理してもよい。これにより、ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体層が得られやすくなる。また上記熱処理は、電界効果移動度および信頼性の高い半導体デバイスを実現するうえでも有利である。
[0076]
 スパッタリング法による成膜を行いながら実施する熱処理の方法は、特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理を挙げることができる。基板温度は、好ましくは100℃以上250℃以下である。加熱処理の時間は成膜時間に相当し、成膜時間は形成する酸化物半導体層の膜厚に依存するが、たとえば1秒~10分程度であることができる。スパッタリング法による成膜後に実施する熱処理も特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理であることができる。
[0077]
 中でも、本実施形態の半導体デバイスの製造方法は、酸化物半導体層を成膜した後に熱処理を実施する工程を含むことが好ましく、酸化物半導体層を一体的に形成し、この酸化物半導体層からチャネル層7とソース電極5とドレイン電極6とを作り分けるうえで、所定の位置に配置された絶縁層の存在下に熱処理を実施する工程を含むことがより好ましい。当該熱処理を実施する工程を含む半導体デバイスの製造方法については後述する。
[0078]
 次に、ゲート電極2について説明する。ゲート電極2は、たとえば、Ti、Al、Mo,W、Cu等の金属で構成される単層構造の電極や、これらの金属の2種以上を用いた多層構造の電極であることができる。半導体デバイスがボトムゲート型である場合、ゲート電極2を利用した自己整合技術を用いてチャネル層7とソース電極5とドレイン電極6とを作り分けて半導体デバイスを製造するためには、ゲート電極2は、半導体デバイスの製造工程で用いるレジスト層に照射する紫外線を遮光できる材質で構成されることが好ましい。
[0079]
 次に、本実施形態の半導体デバイスが有し得る絶縁層について説明する。図2に示されるようなボトムゲート型、図3に示されるようなトップゲート型のいずれにおいても、半導体デバイスは、少なくともゲート電極2とチャネル層7との間に配置される、ゲート絶縁層としての第1絶縁層3を有する。図2に示されるように、ボトムゲート型の半導体デバイスにおいては、チャネル層7の主面(第1絶縁層3とは反対側の主面)を被覆する、エッチストッパ層、パシベーション層などとも呼ばれる第2絶縁層(絶縁保護層)8をさらに有することができる。また半導体デバイスは、図2および図3に示されるように、半導体デバイスの表面を被覆する第3絶縁層(絶縁保護層)9をさらに有することができる。第3絶縁層(絶縁保護層)9は、必要に応じて設けられる任意の絶縁層である。
[0080]
 酸化物半導体層が一体的に形成され、この酸化物半導体層からの作り分けによってチャネル層7、ソース電極5およびドレイン電極6が形成された半導体デバイスは、絶縁層の配置位置の観点からみたとき、たとえば次のような態様に分類することができる。
(X)上述の酸化物半導体層を成膜した後に実施する熱処理の工程時において、チャネル層7の主面を被覆し、ソース電極5およびドレイン電極6の主面を被覆しない高酸素絶縁層(部分被覆絶縁層)を備え、ソース電極5およびドレイン電極6の主面を被覆する絶縁層を備えない半導体デバイス。
(Y)上述の酸化物半導体層を成膜した後に実施する熱処理の工程時において、チャネル層7の主面を被覆し、ソース電極5およびドレイン電極6の主面を被覆しない高酸素絶縁層(部分被覆絶縁層)を備え、かつ、ソース電極5およびドレイン電極6の主面を被覆する低酸素絶縁層を備える半導体デバイス。
[0081]
 態様(X)および(Y)における高酸素絶縁層とは、熱処理時に起こる酸化物半導体層からの酸素の離脱を抑制できる、または酸化物半導体層へ酸素を拡散できる絶縁層である。高酸素絶縁層によって被覆された酸化物半導体層は、熱処理時に、酸素の脱離が抑制され、または高酸素絶縁層から酸素が供給されて、チャネル層として機能する層となる。高酸素絶縁層の一例を挙げると、酸化物半導体層よりも単位体積あたりの酸素原子数が大きい絶縁層がある。酸化物半導体層における単位体積あたりの酸素原子数は次のようにして求められる。まず、TEM-EDX(エネルギー分散型ケイ光X線分析計を付帯する透過型電子顕微鏡)を用いて酸化物半導体層中に存在する元素を定量し、下記式:
 原子含有比=対象原子含有量/酸化物半導体層中に存在する全原子含有量
により、酸化物半導体層を構成する各原子の比率(原子含有比)を求める。すべての原子についての原子含有比の合計は1である。次に、酸化物半導体層の膜密度と、構成する全原子の各々の含有比から、下記式:
 単位体積あたりの酸素原子数=酸素原子含有比(全体を1とした場合の値)×アボガドロ数×膜密度/{(酸化物半導体層を構成する対象原子の原子量×対象原子の含有比(全体を1とした場合の値)を全ての構成原子に関して合計した値}
または、下記式:
 単位体積あたりの酸素原子数=酸素原子含有比(全体を1とした場合の値)×単位体積あたりの膜に含まれる原子数
より、単位体積あたりの酸素原子数を求めることができる。
[0082]
 単位体積あたりの膜に含まれる原子数はRBSにより測定できる。膜密度としては簡便のために6.8g/cm 3を利用して算出する。
[0083]
 例えば、酸化物半導体層の構成原子をIn,W,Zn,Oとした場合、Inの含有比をA In、Wの含有比をA 、Znの含有比をA Zn、Oの含有比をA とすると、酸化物半導体層における単位体積あたりの酸素原子数は、下記式:
 単位体積あたりの酸素原子数=A ×アボガドロ数×6.8/{A In×In原子量(114.82)+A ×W原子量(188.84)+A Zn×Zn原子量(65.39)+A ×酸素原子量(16.0)}
より求めることができる。A In、A 、A Zn、およびA は、TEM-EDX測定によって得ることができる。
[0084]
 高酸素絶縁層における単位体積あたりの酸素原子数は、上記酸化物半導体層における単位体積あたりの酸素原子数の算出方法と同様に、これを構成する絶縁材料の組成式から算出することができる。酸化物半導体層の単位体積あたりの酸素原子数が、絶縁層の単位体積あたりの酸素原子数よりも少なければ、その絶縁層は高酸素絶縁層といえる。
[0085]
 絶縁性および誘電率を有する材料で構成される層であって比較的酸素原子含有率が高い層は、高酸素絶縁層となり得る。SiO x層(x≧1.5)、SiO 層(x≧1.5)、AlO 層(x≧1.5)などの絶縁層は、上記の単位体積あたりの酸素原子数の対比による判断にかかわらず高酸素絶縁層となり得る。高酸素絶縁層は、半導体デバイスの信頼性の観点から、好ましくはSiO x層で(x≧1.5)である。ボトムゲート型の場合、このSiO x層の上にSiN x層を積層すると、信頼性をより高めることができる。
[0086]
 態様(Y)における低酸素絶縁層とは、熱処理時に起こる酸化物半導体層からの酸素の離脱を抑制できない層である。酸素の離脱が起こると、低酸素絶縁層で被覆された酸化物半導体層は電気抵抗が下がり、導電膜となる。高酸素絶縁層と低酸素絶縁層との間での関係に関していえば、低酸素絶縁層は、高酸素絶縁層よりも酸素原子含有率が小さい絶縁層と定義してもよい。低酸素絶縁層の一例を挙げると、酸化物半導体層よりも単位体積あたりの酸素原子数が小さい絶縁層がある。低酸素絶縁層における単位体積あたりの酸素原子数は、上述のような方法にて算出することができる。低酸素絶縁層の方が、高酸素絶縁層よりも単位体積あたりの酸素原子数は少なくなる。
[0087]
 絶縁性および誘電率を有する材料で構成される層であって比較的酸素原子含有率が低い層は、低酸素絶縁層となり得る。SiO 層(x<1.5)、Al 2y層(x<3、y>0)、SiN 層などの絶縁層は、上記の単位体積あたりの酸素原子数の対比による判断にかかわらず低酸素絶縁層となり得る。半導体デバイスの信頼性の観点から、低酸素絶縁層は、好ましくはSiN x層である。
[0088]
 たとえばボトムゲート型の半導体デバイスの場合、高酸素絶縁層は、第2絶縁層8であることができる。この第2絶縁層8は、上記熱処理の工程時には存在していても、その後除去されて、得られる半導体デバイス中には存在しない層であってもよい。また、たとえばトップゲート型の半導体デバイスの場合、高酸素絶縁層は、第1絶縁層(ゲート絶縁層)3であることができる。ただし、これらの例に限らず、複数種類の絶縁層(たとえば第1絶縁層3および第2絶縁層8)が高酸素絶縁層としての役割を担ってもよい。トップゲート型の半導体デバイスにおける第1絶縁層(ゲート絶縁層)3およびボトムゲート型の半導体デバイスにおける第2絶縁層8は、たとえば、SiO x層(x≧1.5)、SiO xy層(x≧1.5、y<0.5)、Al 23層であることができ、好ましくはSiO x層(x≧1.5)、より好ましくはSiO 2層である。
[0089]
 態様(Y)における低酸素絶縁層は、たとえば、上記熱処理の工程の前に形成された第3絶縁層9であることができる。第3絶縁層9は、たとえば、SiO xy層(x<1.5、y>0.5)、SiN 層、Al 2xy層(x<3、y>0)であることができ、好ましくはSiN 層である。
[0090]
 態様(X)において第3絶縁層9は、上記熱処理の工程時には存在しない層である。ただし、最終的に得られる半導体デバイスは、第3絶縁層9を有していてもよい。態様(Y)において第3絶縁層9は、低酸素絶縁層であることができ、この場合、第3絶縁層9は、第2絶縁層8(ボトムゲート型)または第1絶縁層3(トップゲート型)よりも酸素原子含有率が低い層であることができる。
[0091]
 上記熱処理の工程において、基板1上に形成された酸化物半導体層を熱処理したとき、高酸素絶縁層(部分被覆絶縁層)によってその主面が被覆された部分の酸化物半導体層は、電気抵抗率が高くなって半導体特性を示すことができ、その部分はチャネル層7として用いることができる。
[0092]
 一方、上記熱処理の工程において、基板1上に形成された酸化物半導体層を熱処理したとき、高酸素絶縁層(部分被覆絶縁層)によってその主面が被覆されていない部分の酸化物半導体層、または低酸素絶縁層によってその主面が被覆された部分の酸化物半導体層は、電気抵抗率が低くなるので、ソース電極5またはドレイン電極6として利用することができる。上記熱処理の工程によって酸化物半導体層からチャネル層7とソース電極5とドレイン電極6とを作り分ける方法は、電界効果移動度および信頼性の高い半導体デバイスを得るうえで有利である。
[0093]
 態様(X)においては、上記熱処理の工程の後に、ソース電極5およびドレイン電極6の被覆されていない主面上に絶縁層を積層してもよい。当該絶縁層としては、たとえば、SiO 層、SiO 層、SiN 層、AlO 層、Al 2y層等を挙げることができ、ソース電極5およびドレイン電極6の低電気抵抗率を維持する観点からは、SiN 層であることが好ましい。上述のように、当該絶縁層は第3絶縁層9であってもよい。
[0094]
 上記酸化物半導体層を成膜した後に実施する熱処理の方法は、特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理であることができる。加熱温度は、好ましくは100℃以上500℃以下である。高い電界効果移動度を実現するためには、加熱温度は、より好ましくは450℃以下、さらに好ましくは400℃以下である。高い信頼性を実現するためには、加熱温度は、より好ましくは200℃以上、さらに好ましくは300℃以上である。高い電界効果移動度と高い信頼性とを両立させる観点から、加熱温度は、特に好ましくは300℃以上500℃以下である。
[0095]
 熱処理の雰囲気は、大気中、窒素ガス中、窒素ガス-酸素ガス中、Arガス中、Ar-酸素ガス中、水蒸気含有大気中、水蒸気含有窒素中など、各種雰囲気であってよいが、好ましくは窒素ガス中である。雰囲気圧力は、大気圧のほか、減圧条件下(たとえば0.1Pa未満)、加圧条件下(たとえば0.1Pa~9MPa)であることができるが、好ましくは大気圧である。熱処理の時間は、たとえば0.01秒~2時間程度であることができ、好ましくは1秒~10分程度である。
[0096]
 [実施形態2:半導体デバイスの製造方法]
 本実施形態に係る半導体デバイスの製造方法は、上記実施形態1に係る半導体デバイスを製造するための方法であり、特に制限はないが、高い電界効果移動度を示し得る、さらには、高い電界効果移動度および高い信頼性を示し得る上記実施形態1に係る半導体デバイスを効率良く比較的簡便に製造する観点から、たとえば、以下の工程を含む。
[0097]
 (1)ゲート電極を形成する工程、
 (2)酸化物半導体を含む層(酸化物半導体層)を形成する工程、
 (3)酸化物半導体層の主面の一部を被覆する部分被覆絶縁層を形成する工程、
 (4)部分被覆絶縁層を形成する工程の後に実施される、熱処理を行う工程。
[0098]
 本実施形態に係る半導体デバイスの製造方法は、工程(3)の後であって、工程(4)の前に、酸化物半導体層の主面における上記一部に隣接する領域を被覆する低酸素絶縁層を形成する工程(5)をさらに含むことができる。
[0099]
 上記(1)~(4)の工程(さらには工程(5))を含む本実施形態に係る半導体デバイスの製造方法では、所定の位置に形成された部分被覆絶縁層を利用して酸化物半導体層からチャネル層とソース電極とドレイン電極とを作り分けることによって半導体デバイスを得る。所定の位置に形成された部分被覆絶縁層は、先に作り込まれたゲート電極を利用した自己整合技術によって形成することでき、ひいてはこの自己整合技術によって酸化物半導体層からチャネル層とソース電極とドレイン電極とを作り分けることができる。上記(1)~(4)の工程(さらには工程(5))を含む本実施形態に係る半導体デバイスの製造方法によれば、ボトムゲート型、トップゲート型のいずれの半導体デバイスも製造することができる。得られる半導体デバイスは、具体的にはTFT(薄膜トランジスタ)である。以下、図面を参照しながら、ボトムゲート型の半導体デバイスおよびトップゲート型の半導体デバイスの製造方法についてより詳細に説明する。
[0100]
 <ボトムゲート型の半導体デバイスの製造方法>
 図4は、図2に示されるボトムゲート型の半導体デバイスの製造方法の一例を示す概略断面図である。ボトムゲート型の半導体デバイスとして図2に示されるものを例に挙げて、ボトムゲート型の半導体デバイスの製造方法について以下説明する。図2に示されるボトムゲート型の半導体デバイスの製造方法は、たとえば、下記の工程をこの順で含む。
[0101]
 〔a〕基板1上にゲート電極2を形成する工程[上記工程(1)に相当]、
 〔b〕ゲート電極2上に第1絶縁層(ゲート絶縁層)3を形成する工程、
 〔c〕第1絶縁層3上に酸化物半導体層4を形成する工程[上記工程(2)に相当]、
 〔d〕酸化物半導体層4上に第2絶縁層(絶縁保護層)8を形成する工程、
 〔e〕第2絶縁層8をパターニングして、酸化物半導体層4の主面の一部を被覆する部分被覆絶縁層を形成する工程[上記工程(3)に相当]、
 〔f〕熱処理を行う工程[上記工程(4)に相当]。
[0102]
 (工程〔a〕)
 本工程は、基板1上にゲート電極2を形成する工程である。基板1は、特に制限されないが、透明性、価格安定性の観点、および表面平滑性を高くする観点から、石英ガラス基板、無アルカリガラス基板、アルカリガラス基板等であることが好ましい。ゲート電極2は、特に制限されないが、耐酸化性が高く、電気抵抗が低く、さらには後の工程で用いるレジスト層に照射する紫外線を遮光できる材質であることから、Mo電極、Ti電極、W電極、Al電極、Cu電極等であることが好ましい。ゲート電極2の形成方法は、特に制限されないが、基板1の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタリング法等であることが好ましい。ゲート電極2は基板1の主面に直接形成されてもよいし、他の層(有機物または無機物からなる絶縁層など)を介して基板1上に形成されてもよい。ゲート電極2は、好ましくは均一な膜厚で形成される。
[0103]
 続いて、レジスト剤の塗布、フォトマスクを用いた紫外線照射、現像を行うことで、設計されたゲート電極2の配線パターンに応じたレジストパターンを形成する。続いて、酸溶液またはプラズマ処理によりレジスト層で被覆されていない部分のゲート電極2をエッチングした後、レジスト層を除去することで、ゲート電極2配線(パターニングされたゲート電極2)を形成する。
[0104]
 (工程〔b〕)
 本工程は、パターニングされたゲート電極2上に第1絶縁層(ゲート絶縁層)3を形成する工程である。通常は、パターニングされたゲート電極2の主面を含めた、基板1およびゲート電極2を有する積層体の主面全体に第1絶縁層3を形成する。第1絶縁層3の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する観点から、プラズマCVD(化学気相堆積)法等であることが好ましい。第1絶縁層3は、好ましくは均一な膜厚で形成される。
[0105]
 第1絶縁層(ゲート絶縁層)3は、たとえば、SiO x層、SiO 層、SiN 層、AlO 層、またはAl 2y層であることができるが、半導体デバイスの高い電界効果移動度と高い信頼性を両立させるためには、SiO x層であることが好ましい。
[0106]
 (工程〔c〕)
 本工程は、第1絶縁層3上に酸化物半導体層4を形成する工程である。上述のように、酸化物半導体層4は、スパッタリング法により成膜する工程を含んで形成されることが好ましく、スパッタリング法により成膜を行いながら熱処理することによって形成されることもできる。酸化物半導体層4は、好ましくは均一な膜厚で形成される。
[0107]
 続いて、レジスト剤の塗布、フォトマスクを用いた紫外線照射、現像を行うことで、設計されたチャネル層7、ソース電極5およびドレイン電極6の配線パターンに応じたレジストパターンを形成する。続いて、酸溶液またはプラズマ処理によりレジスト層で被覆されていない部分の酸化物半導体層4をエッチングした後、レジスト層を除去することで、酸化物半導体層4の配線パターン(パターニングされた酸化物半導体層4)を形成する。
[0108]
 (工程〔d〕)
 本工程は、パターニングされた酸化物半導体層4上に第2絶縁層(絶縁保護層)8を形成する工程である。通常は、パターニングされた酸化物半導体層4の主面を含めた、基板1、ゲート電極2、第1絶縁層3および酸化物半導体層4を有する積層体の主面全体に第2絶縁層8を形成する。第2絶縁層8の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する観点から、プラズマCVD(化学気相堆積)法等であることが好ましい。第2絶縁層8は、好ましくは均一な膜厚で形成される。
[0109]
 第2絶縁層8は、上述の高酸素絶縁層に相当し、部分被覆絶縁層となる層である。第2絶縁層8は、たとえば、SiO x層(x≧1.5)、SiO 層(x≧1.5)、AlO 層(x≧1.5)であることができるが、半導体デバイスの高い電界効果移動度と高い信頼性を両立させるためには、SiO x層(x≧1.5)であることが好ましい。より好ましくはSiO 層である。上述のように、酸化物半導体層4からチャネル層7とソース電極5とドレイン電極6とを作り分けるにあたって、第2絶縁層8の酸素原子含有率は、酸化物半導体層4より大きいことが好ましく、および/または、後述する熱処理を行う工程時に第3絶縁層9が形成されている場合には、第2絶縁層8の酸素原子含有率は、第3絶縁層9より大きいことが好ましい。
[0110]
 (工程〔e〕)
 本工程は、第2絶縁層8をパターニングして、酸化物半導体層4の主面の一部を被覆する部分被覆絶縁層を形成する工程である。この工程ではまず、レジスト剤の塗布を行って、第2絶縁層8上にレジスト層10を形成する。これにより、図4(a)に示される構造の積層体を得る。次いで、基板1側から紫外線を照射する。この際、ゲート電極2によって紫外線が遮蔽されることにより、レジスト層10には、紫外線によって感光されない領域Aと、紫外線が遮蔽されずに感光される領域Bとが形成される。次いで、現像を行うことで、紫外線によって感光された領域Bのレジスト層10を溶解させる。これにより、図4(b)に示される構造の積層体を得る。
[0111]
 次に、酸溶液またはプラズマ処理によりレジスト層10で被覆されていない部分の第2絶縁層8を酸化物半導体層4の表面が露出するまでエッチングして、第2絶縁層8のパターニングを行う。これにより、図4(c)に示される構造の積層体を得る。パターニングされた第2絶縁層8が部分被覆絶縁層である。このように、部分被覆絶縁層は、先に作り込まれたゲート電極2を利用した自己整合によってパターニング形成される。その後、パターニングされた第2絶縁層8上のレジスト層10を除去する。
[0112]
 (工程〔f〕)
 本工程は、熱処理を行う工程である。この熱処理により、酸化物半導体層4の一部であって第2絶縁層8(部分被覆絶縁層)で被覆されている領域はチャネル層7となり、一方で、酸化物半導体層4の他の部分であって第2絶縁層8(部分被覆絶縁層)で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極5またはドレイン電極6となる。ソース電極5およびドレイン電極6は画素電極として用いることも可能である。
[0113]
 得られた積層体(ボトムゲート型TFT)を上からみたとき、酸化物半導体層4の一部であるチャネル層7の長さはゲート電極2の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極2の直上領域にチャネル層7が配置されている。したがって、チャネル層7とソース電極5との界面位置、およびチャネル層7とドレイン電極6との界面位置は、ゲート電極2の端面の位置と一致している。このようなチャネル層7とゲート電極2との位置関係は、半導体デバイスであるTFT領域だけもよく、TFT領域以外のゲート電極の配線パターンが酸化物半導体層にパターニングされている必要は必ずしもない。
[0114]
 熱処理の方法は、特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理であることができる。加熱温度は、好ましくは100℃以上500℃以下である。高い電界効果移動度を実現するためには、加熱温度は、より好ましくは450℃以下、さらに好ましくは400℃以下である。高い信頼性を実現するためには、加熱温度は、より好ましくは200℃以上、さらに好ましくは300℃以上である。高い電界効果移動度と高い信頼性とを両立させる観点から、加熱温度は、特に好ましくは300℃以上500℃以下である。
[0115]
 熱処理の雰囲気は、大気中、窒素ガス中、窒素ガス-酸素ガス中、Arガス中、Ar-酸素ガス中、水蒸気含有大気中、水蒸気含有窒素中など、各種雰囲気であってよい。より好ましくは窒素ガス中である。雰囲気圧力は、大気圧のほか、減圧条件下(たとえば0.1Pa未満)、加圧条件下(たとえば0.1Pa~9MPa)であることができるが、好ましくは大気圧である。熱処理の時間は、たとえば0.01秒~2時間程度であることができ、好ましくは1秒~10分程度である。
[0116]
 なお、信号配線としては酸化物半導体層4の一部を用いるだけでなく、ゲート電極2と同様の方法によって形成することができる別途の金属層を信号配線として併用することもできる。
[0117]
 (工程〔g〕)
 図2に示されるように、積層体の表面に第3絶縁層9を形成する工程〔g〕を設けてもよい。通常は、積層体の主面全体に第3絶縁層9を形成する。第3絶縁層9の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する観点から、プラズマCVD(化学気相堆積)法等であることが好ましい。
[0118]
 第3絶縁層9を形成する工程〔g〕は、熱処理を行う工程〔f〕の前に行ってもよいし、工程〔f〕の後に行ってもよい。熱処理を行う工程〔f〕の前に行う場合、第3絶縁層9は、上述の低酸素絶縁層となり得る。この場合、第3絶縁層9は、たとえば、SiO 層(x<1.5、y>0.5)、SiN 層、Al 2y層(x<3、y>0)であることができ、ソース電極5およびドレイン電極6の電気抵抗率を低くする観点から、好ましくはSiN 層である。上述のように、酸化物半導体層4からチャネル層7とソース電極5とドレイン電極6とを作り分けるにあたって、ソース電極5およびドレイン電極6の電気抵抗率を低くする観点から、第3絶縁層9の酸素原子含有率は、酸化物半導体層4より小さいことが好ましく、および/または、第3絶縁層9の酸素原子含有率は、第2絶縁層8より小さいことが好ましい。
[0119]
 一方、工程〔f〕の後に工程〔g〕を実施する場合、第3絶縁層9は、たとえば、SiO 層、SiO 層、SiN 層、AlO 層、Al 2y層等であることができ、ソース電極5およびドレイン電極6の低電気抵抗率を維持する観点からは、SiN 層であることが好ましい。
[0120]
 <トップゲート型の半導体デバイスの製造方法>
 図5は、図3に示されるトップゲート型の半導体デバイスの製造方法の一例を示す概略断面図である。トップゲート型の半導体デバイスとして図3に示されるものを例に挙げて、トップゲート型の半導体デバイスの製造方法について以下説明する。図3に示されるトップゲート型の半導体デバイスの製造方法は、たとえば、下記の工程をこの順で含む。
[0121]
 〔A〕基板1上に酸化物半導体層4を形成する工程[上記工程(2)に相当]、
 〔B〕酸化物半導体層4上に第1絶縁層3を形成する工程、
 〔C〕第1絶縁層3上にゲート電極2を形成する工程[上記工程(1)に相当]、
 〔D〕ゲート電極2をパターニングし、これを用いて酸化物半導体層4の主面の一部を被覆する部分被覆絶縁層を形成する工程[上記工程(3)に相当]、
 〔E〕熱処理を行う工程[上記工程(4)に相当]。
[0122]
 (工程〔A〕)
 本工程は、基板1上に酸化物半導体層4を形成する工程である。基板1、および酸化物半導体層4の形成方法については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。酸化物半導体層4は基板1の主面に直接形成されてもよいし、他の層(有機物または無機物からなる絶縁層など)を介して基板1上に形成されてもよい。酸化物半導体層4は、好ましくは均一な膜厚で形成される。続いて、酸化物半導体層4のパターニングを行うが、これについても、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。
[0123]
 (工程〔B〕)
 本工程は、パターニングされた酸化物半導体層4上に第1絶縁層(ゲート絶縁層)3を形成する工程である。通常は、パターニングされた酸化物半導体層4の主面を含めた、基板1および酸化物半導体層4を有する積層体の主面全体に第1絶縁層3を形成する。第1絶縁層3の形成方法および材質については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。第1絶縁層3は、好ましくは均一な膜厚で形成される。
[0124]
 (工程〔C〕)
 本工程は、第1絶縁層3上にゲート電極2を形成する工程である。通常は、積層体の主面全体にゲート電極2を形成する。これにより、図5(a)に示される構造の積層体を得る。ゲート電極2の材質および形成方法については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。
[0125]
 (工程〔D〕)
 本工程は、ゲート電極2をパターニングし、これを用いて酸化物半導体層4の主面の一部を被覆する部分被覆絶縁層を形成する工程である。この工程ではまず、レジスト剤の塗布を行って、ゲート電極2上にレジスト層10を形成する。続いて、フォトマスクを用いた紫外線照射、現像を行うことで、設計されたゲート電極2の配線パターンに応じたレジストパターンを形成する。これにより、図5(b)に示される構造の積層体を得る。
[0126]
 次に、酸溶液またはプラズマ処理によりレジスト層10で被覆されていない部分のゲート電極2をエッチングして、ゲート電極2のパターニングを行う。ゲート電極2をエッチングした部分では、第1絶縁層3が露出している。続いて、パターニングされたゲート電極2を利用して、酸溶液またはプラズマ処理により、露出している部分の第1絶縁層3を酸化物半導体層4が露出するまでエッチングして、第1絶縁層3のパターニングを行う。これにより、図5(c)に示される構造の積層体を得る。パターニングされた第1絶縁層3が部分被覆絶縁層である。このように、部分被覆絶縁層は、先に作り込まれたゲート電極2を利用した自己整合によってパターニング形成される。その後、パターニングされたゲート電極2上のレジスト層10を除去する。
[0127]
 (工程〔E〕)
 本工程は、熱処理を行う工程である。この熱処理により、酸化物半導体層4の一部であって第1絶縁層3(部分被覆絶縁層)で被覆されている領域はチャネル層7となり、一方で、酸化物半導体層4の他の部分であって第1絶縁層3(部分被覆絶縁層)で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極5またはドレイン電極6となる。ソース電極5およびドレイン電極6は画素電極として用いることも可能である。熱処理の方法については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。
[0128]
 得られた積層体(トップゲート型TFT)を上からみたとき、酸化物半導体層4の一部であるチャネル層7の長さはゲート電極2の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極2の直下領域にチャネル層7が配置されている。したがって、チャネル層7とソース電極5との界面位置、およびチャネル層7とドレイン電極6との界面位置は、ゲート電極2の端面の位置と一致している。
[0129]
 なお、信号配線としては酸化物半導体層4の一部を用いるだけでなく、ゲート電極2と同様の方法によって形成することができる別途の金属層を信号配線として併用することもできる。
[0130]
 (工程〔F〕)
 図3に示されるように、積層体の表面に第3絶縁層9を形成する工程〔F〕を設けてもよい。通常は、積層体の主面全体に第3絶縁層9を形成する。第3絶縁層9の形成方法ついては、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。
[0131]
 第3絶縁層9を形成する工程〔F〕は、熱処理を行う工程〔E〕の前に行ってもよいし、工程〔E〕の後に行ってもよい。熱処理を行う工程〔E〕の前に行う場合、第3絶縁層9は、上述の低酸素絶縁層となり得る。この場合、第3絶縁層9は、たとえば、SiO 層(x<1.5、y>0.5)、SiN 層、Al 2y層(x<3、y>0)であることができ、ソース電極5およびドレイン電極6の電気抵抗率を低くする観点から、好ましくはSiN 層である。上述のように、酸化物半導体層4からチャネル層7とソース電極5とドレイン電極6とを作り分けるにあたって、ソース電極5およびドレイン電極6の電気抵抗率を低くする観点から、第3絶縁層9の酸素原子含有率は、酸化物半導体層4より小さいことが好ましく、および/または、第3絶縁層9の酸素原子含有率は、第1絶縁層3より小さいことが好ましい。
[0132]
 一方、工程〔E〕の後に工程〔F〕を実施する場合、第3絶縁層9は、たとえば、SiO 層、SiO 層、SiN 層、AlO 層、Al 2y層等であることができ、ソース電極5およびドレイン電極6の低電気抵抗率を維持する観点からは、SiN 層であることが好ましい。
実施例
[0133]
 <実施例1~実施例14:ボトムゲート型TFTの作製>
 次の手順で、図2に示されるボトムゲート型TFTと類似の構成を有するTFTを作製した。まず、基板1として縦50mm×横50mm×厚み0.6mmの無アルカリガラス基板を準備し、その基板1上にスパッタリング法によりゲート電極2として厚み100nmのMo電極を形成した。
[0134]
 次に、ゲート電極2の表面にポジ型レジスト剤を塗布してレジスト層を形成し、90℃60秒の条件でプリベイクを行った。続いて、ゲート電極2の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層を有する基板1に紫外線(波長310~440nm)を照射した。続いて、現像液にレジスト層を有する基板1を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板1の水洗を行った。
[0135]
 次に、ウォータバス中にて30℃に保持したPAN〔酢酸:硝酸水溶液(61重量%):リン酸水溶液(85重量%):水=4:4:16:1(体積比)〕水溶液中に基板1を浸漬することにより、現像により表面が露出した部分のゲート電極2を基板1が露出するまでエッチングしてゲート電極2のパターニングを行った。エッチング後、基板1を水洗し、ゲート電極2上のレジスト層をレジスト剥離液によって剥離除去した。
[0136]
 次に、基板1の表面上およびパターニングされたゲート電極2上に、プラズマCVD法により第1絶縁層(ゲート絶縁層)3として、アモルファス酸化物層である厚み200nmのSiO x層を形成した。原料ガスにはSiH 4とN 2Oの混合ガスを用いた。
[0137]
 次に、第1絶縁層(ゲート絶縁層)3上に、DC(直流)マグネトロンスパッタリング法により、酸化物半導体層4を形成した。ターゲットの直径3インチ(76.2mm)の平面がスパッタ面であった。ターゲットには、In 23結晶を主成分とし、ZnO結晶、ZnWO 4結晶、In 23(ZnO) m(mは自然数)結晶、In 6WO 12結晶の少なくともいずれか1つ以上が混在している酸化物焼結体を使用した。酸化物半導体層4がジルコニウム(Zr)を含有する場合、上記酸化物焼結体の調製時にZrO 2を添加して酸化物焼結体を調製した。形成した酸化物半導体層4の膜厚を表1に示す。酸化物半導体層4の膜厚は、層断面を透過型電子顕微鏡により観察し、層の最下面から最上面までの距離を測定し、観察倍率にて割ることで算出した。距離の測定は5点にて実施し、その平均値から膜厚を算出した。
[0138]
 酸化物半導体層4の形成についてより具体的に説明すると、スパッタリング装置の成膜室内の水冷されている基板ホルダ上に、ゲート電極2および第1絶縁層(ゲート絶縁層)3が形成された基板1を第1絶縁層3が露出されるように配置した。上記ターゲットを第1絶縁層3に対向するように60mmの距離で配置した。成膜室内を6×10 -5Pa程度の真空度として、ターゲットを次のようにしてスパッタリングした。
[0139]
 まず、第1絶縁層3とターゲットとの間にシャッターを入れた状態で、成膜室内へAr(アルゴン)ガスとO 2(酸素)ガスとの混合ガスを0.5Paの圧力まで導入した。混合ガス中のO 2ガス含有率は10体積%であった。ターゲットに120WのDC電力を印加してスパッタリング放電を起こし、これによってターゲット表面のクリーニング(プレスパッタ)を5分間行った。
[0140]
 次いで、同じターゲットに120WのDC電力を印加して、成膜室内の雰囲気をそのまま維持した状態で、上記シャッターを外すことにより、第1絶縁層3上に酸化物半導体層4を成膜した。なお、基板ホルダに対しては、特にバイアス電圧は印加しなかった。また、基板ホルダを水冷または加熱し、成膜時および成膜後の基板1の温度を調整した。実施例および比較例のうち、表1および表2における「成膜時加熱処理」の欄に「有」と記載されている例では、成膜時において基板ホルダを加熱して基板温度を表1または表2における「処理温度」の欄に記載されている温度に調整することにより成膜と同時に加熱処理を実施した。加熱時間は酸化物半導体層4の成膜前から成膜終了後までの合計30分である。また、表1および表2における「加熱処理」の欄に「無」と記載されている例では、成膜時においては加熱処理を実施しなかった。この場合において、成膜時における基板温度は20℃程度とした。いずれの実施例および比較例においても、酸化物半導体層4の膜厚が表1または表2に示されるとおりとなるように成膜時間を調整した。
[0141]
 以上のようにして、酸化物焼結体ターゲットを用いたDC(直流)マグネトロンスパッタリング法により酸化物半導体層4を形成した。
[0142]
 次に、酸化物半導体層4上にポジ型レジスト剤を塗布してレジスト層を形成し、90℃60秒の条件でプリベイクを行った。続いて、酸化物半導体層4の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層を有する基板1に紫外線(波長310~440nm)を照射した。続いて、現像液にレジスト層を有する基板1を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板1の水洗を行った。
[0143]
 次に、ウォータバス中にて30℃に保持した関東化学製の「ITO-07A」液に基板1を浸漬することにより、現像により表面が露出した部分の酸化物半導体層4を下地の第1絶縁層(ゲート絶縁層)3が露出するまでエッチングして酸化物半導体層4のパターニングを行った。エッチング後、基板1を水洗し、酸化物半導体層4上のレジスト層をレジスト剥離液によって剥離除去した。
[0144]
 次に、パターニングされた酸化物半導体層4上にプラズマCVD法により第2絶縁層(絶縁保護層)8(部分被覆絶縁層となる層である。)として、アモルファス酸化物層である厚み200nmのSiO x層を露出表面全体に形成した。すなわち、先のエッチングにて第1絶縁層(ゲート絶縁層)3が露出した領域では、第1絶縁層(ゲート絶縁層)3と第2絶縁層8とが接することとなった。原料ガスにはSiH 4とN 2Oの混合ガスを用いた。
[0145]
 次に、第2絶縁層8上にポジ型レジスト剤を塗布してレジスト層10を形成し、90℃60秒の条件でプリベイクを行った。これにより、図4(a)に示される構造と類似の構造を有する積層体を得た。続いて、積層体の基板1面を上面とし、レジスト層10面を下面にして、上面より紫外線(波長310~440nm)を照射した。続いて、現像液にレジスト層10を有する基板1を浸漬した。積層体中で紫外線を遮蔽するのはゲート電極2のみである。したがって、ゲート電極2にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層10は、現像時に残存した。一方、ゲート電極2がない部分に対応するレジスト層10は感光され、現像時に現像液へ溶解した。現像後、基板1の水洗を行った。これにより、図4(b)に示される構造と類似の構造を有する積層体を得た。
[0146]
 続いて、ウォータバス中にて30℃に保持したバッファードフッ酸水溶液中に基板1を浸漬することにより、現像により表面が露出した部分の第2絶縁層8を酸化物半導体層4および第1絶縁層(ゲート絶縁層)3が露出するまでエッチングして第2絶縁層8のパターニングを行った。これにより、図4(c)に示される構造と類似の構造を有する積層体を得た。エッチング後、基板1を水洗し、ゲート電極2上のレジスト層をレジスト剥離液によって剥離除去した。この段階で積層体は、基板1面を下面とするとき、酸化物半導体層4の上面(主面)の一部を被覆する第2絶縁層8(部分被覆絶縁層)を有する。第2絶縁層8で被覆されていない酸化物半導体層4の上面(主面)は、露出している。
[0147]
 次に、大気圧窒素雰囲気中、250℃10分、または350℃10分の条件で熱処理を行った。これにより、図4(d)に示される構造と類似の構造を有する積層体(ボトムゲート型TFT)を得た。この熱処理により、酸化物半導体層4の一部であって第2絶縁層8(部分被覆絶縁層)で被覆されている領域はチャネル層7となり、一方で、酸化物半導体層4の他の部分であって第2絶縁層8(部分被覆絶縁層)で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極5またはドレイン電極6として用いることができる。得られた積層体を上からみたとき、酸化物半導体層4の一部であるチャネル層7の長さはゲート電極2の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極2の直上領域にチャネル層7が配置されている。したがって、チャネル層7とソース電極5との界面位置、およびチャネル層7とドレイン電極6との界面位置は、ゲート電極2の端面の位置と一致している。ゲート電極2と酸化物半導体層4との間には第1絶縁層(ゲート絶縁層)3が介在している。
[0148]
 最後に、プラズマCVD法により、積層体の露出表面全体(酸化物半導体層4の露出表面、第1絶縁層(ゲート絶縁層)3の露出表面および第2絶縁層8の露出表面を含む。)に、第3絶縁層(絶縁保護層)9として、アモルファス窒化物である厚み200nmのSiN x層を形成して、図2と類似の構成を有するボトムゲート型TFTを得た。先のエッチングにて第1絶縁層(ゲート絶縁層)3が露出した領域は、第1絶縁層(ゲート絶縁層)3と第3絶縁層9とが接することとなった。原料ガスにはSiH 4とNH 3の混合ガスを用いた。
[0149]
 実施例1では、熱処理の後に第3絶縁層9を形成しているが、熱処理の前に第3絶縁層9を形成した例もある。実施例および比較例のうち、表1および表2における「第3絶縁層9」の欄に「前」と記載されている例では、熱処理前に第3絶縁層9を形成し、「後」と記載されている例では、熱処理後に第3絶縁層9を形成した。また、「無」と記載されている例では、第3絶縁層9を形成しなかった。熱処理の前に第3絶縁層9を形成する場合、第3絶縁層9は、低酸素絶縁層となり得る。
[0150]
 実施例1~14のTFTが有するチャネル層7、ならびにソース電極5およびドレイン電極6を構成する酸化物半導体について、X線光電子分光法(XPS)を用いて、酸化物半導体に含有されるタングステンの結合エネルギーを測定したところ、ピーク位置が35eV以上36.5eV以下であることが確認された。これにより、上記酸化物半導体が6価のタングステンを含有することが確認された。
[0151]
 <実施例15~実施例28:トップゲート型TFTの作製>
 次の手順で、図3に示されるトップゲート型TFTと類似の構成を有するTFTを作製した。まず、基板1として縦50mm×横50mm×厚み0.6mmの無アルカリガラス基板を準備し、その基板1上にDC(直流)マグネトロンスパッタリング法により酸化物半導体層4を形成した。ターゲットの直径3インチ(76.2mm)の平面がスパッタ面であった。ターゲットには、In 23結晶を主成分とし、ZnO結晶、ZnWO 4結晶、In 23(ZnO) m(mは自然数)結晶、In 6WO 12結晶の少なくともいずれか1つ以上が混在している酸化物焼結体を使用した。酸化物半導体層4がジルコニウム(Zr)を含有する場合、上記酸化物焼結体の調製時にZrO 2を添加して酸化物焼結体を調製した。形成した酸化物半導体層4の膜厚を表2に示す(測定方法は上述のとおり)。
[0152]
 酸化物半導体層4の形成についてより具体的に説明すると、スパッタリング装置の成膜室内の水冷されている基板ホルダ上に、基板1を配置した。上記ターゲットを基板1に対向するように60mmの距離で配置した。成膜室内を6×10 -5Pa程度の真空度として、ターゲットを次のようにしてスパッタリングした。
[0153]
 まず、基板1とターゲットとの間にシャッターを入れた状態で、成膜室内へAr(アルゴン)ガスとO 2(酸素)ガスとの混合ガスを0.5Paの圧力まで導入した。混合ガス中のO 2ガス含有率は10体積%であった。ターゲットに120WのDC電力を印加してスパッタリング放電を起こし、これによってターゲット表面のクリーニング(プレスパッタ)を5分間行った。
[0154]
 次いで、同じターゲットに120WのDC電力を印加して、成膜室内の雰囲気をそのまま維持した状態で、上記シャッターを外すことにより、基板1上に酸化物半導体層4を成膜した。なお、基板ホルダに対しては、特にバイアス電圧は印加しなかった。また、基板ホルダを水冷または加熱し、成膜時および成膜後の基板1の温度を調整した。
[0155]
 以上のようにして、酸化物焼結体ターゲットを用いたDC(直流)マグネトロンスパッタリング法により酸化物半導体層4を形成した。
[0156]
 次に、酸化物半導体層4上にポジ型レジスト剤を塗布してレジスト層を形成し、90℃60秒の条件でプリベイクを行った。続いて、酸化物半導体層4の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層を有する基板1に紫外線(波長310~440nm)を照射した。続いて、現像液にレジスト層を有する基板1を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板1の水洗を行った。
[0157]
 次に、ウォータバス中にて30℃に保持した関東化学製の「ITO-07A」液に基板1を浸漬することにより、現像により表面が露出した部分の酸化物半導体層4を下地の基板1が露出するまでエッチングして酸化物半導体層4のパターニングを行った。エッチング後、基板1を水洗し、酸化物半導体層4上のレジスト層をレジスト剥離液によって剥離除去した。
[0158]
 次に、基板1の表面上およびパターニングされた酸化物半導体層4上に、プラズマCVD法により第1絶縁層(ゲート絶縁層)3として、アモルファス酸化物層である厚み200nmのSiO x層を形成した。原料ガスにはSiH 4とN 2Oの混合ガスを用いた。
[0159]
 次に、第1絶縁層(ゲート絶縁層)3上にスパッタリング法によりゲート電極2として厚み100nmのMo電極を形成した。これにより、図5(a)に示される構造と類似の構造を有する積層体を得た。
[0160]
 次に、ゲート電極2の表面にポジ型レジスト剤を塗布してレジスト層10を形成し、90℃60秒の条件でプリベイクを行った。続いて、ゲート電極2の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層10を有する基板1に紫外線(波長310~440nm)を照射した。続いて、現像液にレジスト層10を有する基板1を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層10は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層10は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板1の水洗を行った。これにより、図5(b)に示される構造と類似の構造を有する積層体を得た。
[0161]
 次に、ウォータバス中にて30℃に保持したPAN〔酢酸:硝酸水溶液(61重量%):リン酸水溶液(85重量%):水=4:4:16:1(体積比)〕水溶液中に基板1を浸漬することにより、現像により表面が露出した部分のゲート電極2を第1絶縁層(ゲート絶縁層)3が露出するまでエッチングしてゲート電極2のパターニングを行った。エッチング後、基板1を水洗した。
[0162]
 次に、ウォータバス中にて30℃に保持したバッファードフッ酸水溶液中に基板1を浸漬することにより、パターニングされたゲート電極2を利用して、先のエッチングにより表面が露出した部分の第1絶縁層(ゲート絶縁層)3を酸化物半導体層4および基板1が露出するまでエッチングして第1絶縁層3のパターニングを行った。これにより、図5(c)に示される構造と類似の構造を有する積層体を得た。エッチング後、基板1を水洗し、ゲート電極2上のレジスト層10をレジスト剥離液によって剥離除去した。この段階で積層体は、基板1面を下面とするとき、酸化物半導体層4の上面(主面)の一部を被覆する第1絶縁層(ゲート絶縁層)3(部分被覆絶縁層)を有する。第1絶縁層(ゲート絶縁層)3で被覆されていない酸化物半導体層4の上面(主面)は、露出している。
[0163]
 次に、大気圧窒素雰囲気中、250℃1秒、または350℃1秒の条件で熱処理を行った。これにより、図5(d)に示される構造と類似の構造を有する積層体(トップゲート型TFT)を得た。この熱処理により、酸化物半導体層4の一部であって第1絶縁層(ゲート絶縁層)3で被覆されている領域はチャネル層7となり、一方で、酸化物半導体層4の他の部分であって第1絶縁層(ゲート絶縁層)3で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極5またはドレイン電極6として用いることができる。得られた積層体を上からみたとき、酸化物半導体層4の一部であるチャネル層7の長さはゲート電極2の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極2の直下領域にチャネル層7が配置されている。したがって、チャネル層7とソース電極5との界面位置、およびチャネル層7とドレイン電極6との界面位置は、ゲート電極2の端面の位置と一致している。ゲート電極2と酸化物半導体層4との間には第1絶縁層(ゲート絶縁層)3が介在している。
[0164]
 最後に、プラズマCVD法により、積層体の露出表面全体(酸化物半導体層4の露出表面、ゲート電極2の露出表面および基板1の露出表面を含む。)に、第3絶縁層(絶縁保護層)9として、アモルファス窒化物である厚み200nmのSiN x層を形成して、図3と類似の構成を有するトップゲート型TFTを得た。先のエッチングにて基板1が露出した領域は、基板1と第3絶縁層9とが接することとなった。原料ガスにはSiH 4とNH 3の混合ガスを用いた。
[0165]
 実施例15では、熱処理の後に第3絶縁層9を形成しているが、上述のとおり、熱処理の前に第3絶縁層9を形成した例もある。熱処理の前に第3絶縁層9を形成する場合、第3絶縁層9は、低酸素絶縁層となり得る。
[0166]
 実施例15~28のTFTが有するチャネル層7、ならびにソース電極5およびドレイン電極6を構成する酸化物半導体について、X線光電子分光法(XPS)を用いて、酸化物半導体に含有されるタングステンの結合エネルギーを測定したところ、ピーク位置が35eV以上36.5eV以下であることが確認された。これにより、上記酸化物半導体が6価のタングステンを含有することが確認された。
[0167]
 <比較例1>
 酸化物半導体層4を形成するためのターゲットとして、原子数比がIn:Ga:Zn=1:1:1である酸化物焼結体を使用したこと以外は実施例15から28と同様にしてトップゲート型TFTを作製した。大気圧窒素雰囲気中、350℃10分の条件での熱処理を行ってもソース電極5およびドレイン電極6の電気抵抗率が低くならず、TFTとして駆動できなかった。
[0168]
 <比較例2>
 表2に示される製造条件を採用したこと以外は実施例15~28と同様にしてトップゲート型TFTを作製した。酸化物半導体層4を形成するためのターゲットには、In 23結晶を主成分とし、ZnO結晶およびZrO 2結晶が混在している酸化物焼結体〔In:Zn=1:0.28(原子数比)〕を使用した。
[0169]
 <比較例3>
 表2に示される製造条件を採用したこと以外は実施例15~28と同様にしてトップゲート型TFTを作製した。酸化物半導体層4を形成するためのターゲットには、In 23結晶を主成分とし、WO 3結晶およびZrO 2結晶が混在している酸化物焼結体〔In:W=1:0.06(原子数比)〕を使用した。上と同様の測定を行い、酸化物半導体層4を構成する酸化物半導体が6価のタングステンを含有することを確認した。
[0170]
 <比較例4>
 表2に示される製造条件を採用したこと以外は実施例15~28と同様にしてトップゲート型TFTを作製した。酸化物半導体層4を形成するためのターゲットには、In 23結晶を主成分とし、ZrO 2結晶が混在している酸化物焼結体(Zr含有量6×10 18atms/cm )を使用した。
[0171]
 [測定および評価]
 (1)チャネル層、ソース電極およびドレイン電極を構成する酸化物半導体層の結晶性、W含有率、Zn含有率、Zn/W比、およびZr含有量
 作製したTFTが備える酸化物半導体層4(すなわち、チャネル層7、ソース電極5およびドレイン電極6)の結晶性を上述の測定方法および定義に従って評価した。結果を表1および表2に示す。表1および表2において「N」は、酸化物半導体層4(すなわち、チャネル層7、ソース電極5およびドレイン電極6)がナノ結晶酸化物で構成されていることを、「A」は、アモルファス酸化物で構成されていることを意味する。
[0172]
 酸化物半導体層4(すなわち、チャネル層7、ソース電極5およびドレイン電極6)中のIn、WおよびZnの含有量を、RBS(ラザフォード後方散乱分析)により測定した。これらの含有量に基づいて酸化物半導体層4のW含有率(原子%、表1および表2において「W含有率」と表記した。)、Zn含有率(原子%、表1および表2において「Zn含有率」と表記した。)、およびZn/W比(原子数比、表1および表2において「Zn/W比」と表記した。)をそれぞれ求めた。結果を表1および表2に示す。
[0173]
 また、上述の測定方法に従って、酸化物半導体層4中のZrの含有量(atms/cm 3、表1および表2において「Zr含有量」と表記した。)を、二次イオン質量分析法(SIMS)により測定した。結果を表1および表2に示す。
[0174]
 チャネル層7を構成する酸化物半導体層4(第1酸化物半導体)と、ソース電極5およびドレイン電極6を構成する酸化物半導体層4(第2酸化物半導体)とは、In含有率、W含有率、Zn含有率、Zn/W比、およびZr含有量において同じであった。
[0175]
 (2)チャネル層、ソース電極およびドレイン電極の電気抵抗率の測定
 チャネル層7の電気抵抗率は以下の方法により求めた。ソース電極5とドレイン電極6に測定針を接触させた。次に、ソース-ドレイン電極間に電圧を1Vから20Vに変化させて印加しながら、ソース-ドレイン間電流I dsを測定した。I ds-V dsのグラフを描いたときの傾きが抵抗Rである。この抵抗Rと、チャネル長さC L(30μm)、チャネル幅C W(40μm)、膜厚tから、チャネル層7の電気抵抗率は、R×C W×t/C Lとして求めることができる。すべての実施例および比較例においてチャネル層7の電気抵抗率は、10 -1Ωcm以上であった。
[0176]
 ソース電極5およびドレイン電極6の電気抵抗率は以下の方法により求めた。長さM L(150μm)、幅M W(30μm)のサイズを持つ酸化物半導体層4を先に述べたTFTの作製方法でのソース電極5およびドレイン電極6と同様の方法で作製した。得られた酸化物半導体層4の幅方向中心位置であり、長さ方向の端部2箇所に2つの測定針を接触させた。次に、2つの測定針に電圧V tを1Vから20Vに変化させて印加しながら、測定針間に流れるIを測定した。I-V tのグラフを描いたときの傾きが抵抗Rである。この抵抗Rと、長さM L(150μm)、幅M W(30μm)、膜厚tから、ソース電極5およびドレイン電極6の電気抵抗率は、R×M W×t/M Lとして求めることができる。測定結果を表1および表2に示す。ソース電極5およびドレイン電極6の電気抵抗率は、表1および表2において、「S/D電気抵抗率」と表記した。
[0177]
 (3)TFTの特性評価
 作製したTFTの特性を次のようにして評価した。まず、ゲート電極2、ソース電極5およびドレイン電極6に測定針を接触させた。ソース電極5とドレイン電極6との間に0.2Vのソース-ドレイン間電圧V dsを印加し、ソース電極5とゲート電極2との間に印加するソース-ゲート間電圧V gsを-30Vから20Vに変化させて、そのときのソース-ドレイン間電流I dsを測定した。そして、ソース-ゲート間電圧V gsとソース-ドレイン間電流I dsの平方根〔(I ds1/2〕との関係をグラフ化した(以下、このグラフを「V gs-(I ds1/2曲線」ともいう。)。V gs-(I ds1/2曲線に接線を引き、その接線の傾きが最大となる点を接点とする接線がx軸(V gs)と交わる点(x切片)を閾値電圧V thとした。閾値電圧V thは、窒素雰囲気中250℃の上述の熱処理を実施したときと、窒素雰囲気中350℃の上述の熱処理を実施したときのTFTについて測定した。結果を表1および表2に示す。
[0178]
 また下記式〔a〕:
 g m=dI ds/dV gs         〔a〕
に従って、ソース-ドレイン間電流I dsをソース-ゲート間電圧V gsについて微分することによりg mを導出した。そしてV gs=15.0Vにおけるg mの値を用いて、下記式〔b〕:
 μ fe=g m・C L/(C W・C i・V ds)   〔b〕
に基づいて、電界効果移動度μ feを算出した。上記式〔b〕におけるチャネル長さC Lは30μmであり、チャネル幅C Wは40μmである。また、第1絶縁層(ゲート絶縁層)3のキャパシタンスC iは3.4×10 -8F/cm 2とし、ソース-ドレイン間電圧V dsは0.2Vとした。電界効果移動度μ feは、窒素雰囲気中250℃の上述の熱処理を実施したときと、窒素雰囲気中350℃の上述の熱処理を実施したときのTFTについて測定した。結果を表1および表2に示す。
[0179]
 さらに、次の信頼性評価試験を行った。ソース電極5とゲート電極2との間に印加するソース-ゲート間電圧V gsを+35Vに固定して、これを1時間印加し続けた。印加開始から1s、15s、150s、450s、2500s後に前述の方法により閾値電圧V thを求め、その最大閾値電圧V thと最小閾値電圧V thとの差ΔV thを求めた。ΔV thが小さい程、信頼性が高いと判断される。ΔV thは、窒素雰囲気中250℃の上述の熱処理を実施したときと、窒素雰囲気中350℃の上述の熱処理を実施したときのTFTについて測定した。結果を表1および表2に示す。
[0180]
[表1]


[0181]
[表2]


[0182]
 今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

符号の説明

[0183]
 1 基板、2 ゲート電極、3 第1絶縁層(ゲート絶縁層)、4 酸化物半導体層、5 ソース電極、6 ドレイン電極、7 チャネル層、8 絶縁保護層(第2絶縁層)、9 絶縁保護層(第3絶縁層)、10 レジスト層、11 低酸素絶縁層、12 ゲート電極の幅、13 ゲート電極の距離、14 チャネル層の幅、15 チャネル層の長さ。

請求の範囲

[請求項1]
 ゲート電極と、
 前記ゲート電極の直下領域または直上領域に配置されるチャネル層と、
 前記チャネル層に接して配置されるソース電極およびドレイン電極と、
 前記ゲート電極と前記チャネル層との間に配置される第1絶縁層と、
を含み、
 前記チャネル層は第1酸化物半導体を含み、前記ソース電極および前記ドレイン電極の少なくとも一方は第2酸化物半導体を含み、
 前記第1酸化物半導体および前記第2酸化物半導体は、インジウム、タングステンおよび亜鉛を含有する、半導体デバイス。
[請求項2]
 前記第1酸化物半導体のインジウム、タングステンおよび亜鉛の含有率はそれぞれ、前記第2酸化物半導体のインジウム、タングステンおよび亜鉛の含有率と同じである、請求項1に記載の半導体デバイス。
[請求項3]
 前記第1酸化物半導体および前記第2酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が0.5原子%より大きく8.0原子%以下であり、
 前記第1酸化物半導体および前記第2酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対する亜鉛の含有率が1.2原子%以上40原子%以下であり、
 前記第1酸化物半導体および前記第2酸化物半導体中のタングステンに対する亜鉛の原子比が1.0より大きく80より小さい、請求項1または請求項2に記載の半導体デバイス。
[請求項4]
 前記チャネル層の電気抵抗率が10 -1Ωcm以上であり、
 前記ソース電極および前記ドレイン電極の電気抵抗率が10 -2Ωcm以下である、請求項1から請求項3のいずれか1項に記載の半導体デバイス。
[請求項5]
 前記第1酸化物半導体および前記第2酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成される、請求項1から請求項4のいずれか1項に記載の半導体デバイス。
[請求項6]
 前記第1絶縁層は、前記チャネル層の主面を被覆し、前記ソース電極および前記ドレイン電極の主面を被覆しない層である、請求項1から請求項5のいずれか1項に記載の半導体デバイス。
[請求項7]
 前記ソース電極および前記ドレイン電極の主面を被覆する絶縁層であって、前記第1絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含む、請求項6に記載の半導体デバイス。
[請求項8]
 前記チャネル層の主面を被覆し、前記ソース電極および前記ドレイン電極の主面を被覆しない第2絶縁層をさらに含む、請求項1から請求項5のいずれか1項に記載の半導体デバイス。
[請求項9]
 前記ソース電極および前記ドレイン電極の主面を被覆する絶縁層であって、前記第2絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含む、請求項8に記載の半導体デバイス。
[請求項10]
 前記第1酸化物半導体は、6価のタングステンを含有する、請求項1から請求項9のいずれか1項に記載の半導体デバイス。
[請求項11]
 前記チャネル層は、ジルコニウムをさらに含有し、
 前記ジルコニウムの含有量が1×10 17atms/cm 3以上1×10 20atms/c
3以下である、請求項1から請求項10のいずれか1項に記載の半導体デバイス。
[請求項12]
 請求項1から請求項11のいずれか1項に記載の半導体デバイスの製造方法であって、
 前記ゲート電極を形成する工程と、
 酸化物半導体を含む層を形成する工程と、
 前記酸化物半導体を含む層の主面の一部を被覆する部分被覆絶縁層を形成する工程と、
 前記部分被覆絶縁層を形成する工程の後に実施される、熱処理を行う工程と、
を含む、製造方法。
[請求項13]
 前記酸化物半導体を含む層を形成する工程の後であって、前記熱処理を行う工程の前に、前記酸化物半導体を含む層の主面における前記一部に隣接する領域を被覆する低酸素絶縁層を形成する工程をさらに含み、
 前記低酸素絶縁層は、前記部分被覆絶縁層よりも酸素原子含有率が小さい、請求項12に記載の製造方法。
[請求項14]
 前記部分被覆絶縁層は、前記第1絶縁層であるか、または前記第1絶縁層とは異なる第2絶縁層である、請求項12または請求項13に記載の製造方法。
[請求項15]
 前記部分被覆絶縁層を形成する工程において、前記部分被覆絶縁層は、前記ゲート電極を利用した自己整合によりパターニングされる、請求項12から請求項14のいずれか1項に記載の製造方法。
[請求項16]
 前記熱処理を行う工程は、100℃以上500℃以下の温度で熱処理する工程を含む、請求項12から請求項15のいずれか1項に記載の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]