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1. (WO2016208414) SUBSTRAT D'ÉLÉMENT, PROCÉDÉ DE PRODUCTION DE SUBSTRAT D'ÉLÉMENT ET DISPOSITIF D'AFFICHAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/208414    N° de la demande internationale :    PCT/JP2016/067259
Date de publication : 29.12.2016 Date de dépôt international : 09.06.2016
CIB :
H01L 29/786 (2006.01), H01L 21/336 (2006.01)
Déposants : SONY CORPORATION [JP/JP]; 1-7-1, Konan, Minato-ku, Tokyo 1080075 (JP)
Inventeurs : SASAKI, Ryo; (JP).
KATSUHARA, Mao; (JP)
Mandataire : TSUBASA PATENT PROFESSIONAL CORPORATION; 3F, Sawada Building, 15-9, Shinjuku 1-chome, Shinjuku-ku, Tokyo 1600022 (JP)
Données relatives à la priorité :
2015-125461 23.06.2015 JP
Titre (EN) ELEMENT SUBSTRATE, METHOD FOR PRODUCING ELEMENT SUBSTRATE AND DISPLAY DEVICE
(FR) SUBSTRAT D'ÉLÉMENT, PROCÉDÉ DE PRODUCTION DE SUBSTRAT D'ÉLÉMENT ET DISPOSITIF D'AFFICHAGE
(JA) 素子基板および素子基板の製造方法ならびに表示装置
Abrégé : front page image
(EN)This element substrate is provided with: a thin film transistor which comprises a first electrode, a semiconductor layer that contains an organic semiconductor and is formed on the first electrode, with a first insulating film being interposed therebetween, and a second electrode that is electrically connected to the semiconductor layer; a second insulating film which is formed on the thin film transistor; a third electrode which is provided on the second insulating film and is electrically connected to the second electrode; and a first wiring layer which is formed in the same layer as the first electrode. The first wiring layer and the second electrode are electrically connected to each other via the third electrode.
(FR)L'invention concerne un substrat d'élément qui est pourvu : d'un transistor en couches minces qui comprend une première électrode, une couche semi-conductrice qui contient un semi-conducteur organique et est formée sur la première électrode, une première couche isolante étant interposée entre celles-ci, et une deuxième électrode qui est connectée électriquement à la couche semi-conductrice ; une seconde couche isolante qui est formée sur le transistor en couches minces ; une troisième électrode qui est disposée sur la seconde couche isolante et est connectée électriquement à la seconde électrode; et une première couche de câblage qui est formée dans la même couche que la première électrode. La première couche de câblage et la seconde électrode sont connectées électriquement l'une à l'autre par l'intermédiaire de la troisième électrode.
(JA)この素子基板は、第1電極と、第1電極上に第1の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、半導体層に電気的に接続された第2電極とを有する薄膜トランジスタと、薄膜トランジスタ上に形成された第2の絶縁膜と、第2の絶縁膜上に設けられると共に、第2電極と電気的に接続された第3電極と、第1電極と同層に形成された第1配線層とを備え、第1配線層と第2電極とが第3電極を介して電気的に接続されているものである。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)