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1. (WO2016207956) CIRCUIT D’ATTAQUE ET DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/207956    N° de la demande internationale :    PCT/JP2015/067916
Date de publication : 29.12.2016 Date de dépôt international : 22.06.2015
CIB :
H03K 17/12 (2006.01), H02M 1/00 (2007.01), H02M 1/08 (2006.01)
Déposants : MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3,Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventeurs : HOKAZONO, Kazuya; (JP).
YAMAMOTO, Akihisa; (JP).
WANG, Dong; (JP)
Mandataire : TAKADA, Mamoru; (JP)
Données relatives à la priorité :
Titre (EN) DRIVE CIRCUIT AND SEMICONDUCTOR DEVICE
(FR) CIRCUIT D’ATTAQUE ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 駆動回路、半導体装置
Abrégé : front page image
(EN)The present invention is provided with a single constant voltage circuit that generates a first voltage and a second voltage, first and second output circuits into which the first voltage and the second voltage are inputted, and into which gate drive signals are inputted, a first terminal connected to the output of the first output circuit, and a second terminal connected to the output of the second output circuit. The first output circuit applies the first voltage to the first terminal when the gate drive signal rises, then increases the voltage of the gate drive signal, applies the voltage to the first terminal, and applies the second voltage to the first terminal when the gate drive signal falls. The second output circuit applies the first voltage to the second terminal when the gate drive signal rises, increases the voltage of the gate drive signal, applies the voltage to the second terminal, and applies the second voltage to the second terminal when the gate drive signal falls.
(FR)La présente invention comporte un unique circuit à tension constante qui génère une première tension et une deuxième tension, des premier et deuxième circuits de sortie dans lesquels entrent la première tension et la deuxième tension, et dans lesquels entrent des signaux d’attaque de grille, une première borne connectée à la sortie du premier circuit de sortie, et une deuxième borne connectée à la sortie du deuxième circuit de sortie. Le premier circuit de sortie applique la première tension à la première borne lorsque le signal d’attaque de grille augmente, puis accroît la tension du signal d’attaque de grille, applique la tension à la première borne, et applique la deuxième tension à la première borne lorsque le signal d’attaque de grille diminue. Le deuxième circuit de sortie applique la première tension à la deuxième borne lorsque le signal d’attaque de grille augmente, accroît la tension du signal d’attaque de grille, applique la tension à la deuxième borne, et applique la deuxième tension à la deuxième borne lorsque le signal d’attaque de grille diminue.
(JA)第1電圧と第2電圧を生成する1つの定電圧回路と、該第1電圧及び該第2電圧が入力されゲート駆動信号が入力される第1第2出力回路と、該第1出力回路の出力につながる第1端子と、該第2出力回路の出力につながる第2端子と、を備え、該第1出力回路は、該ゲート駆動信号の立ち上がりの際に該第1端子に該第1電圧を印加し、その後該ゲート駆動信号の電圧を高めて該第1端子に印加し、該ゲート駆動信号の立ち下がりの際に該第1端子に該第2電圧を印加し、該第2出力回路は、該ゲート駆動信号の立ち上がりの際に該第2端子に該第1電圧を印加し、その後該ゲート駆動信号の電圧を高めて該第2端子に印加し、該ゲート駆動信号の立ち下がりの際に該第2端子に該第2電圧を印加する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)