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1. (WO2016207933) CIRCUIT INTÉGRÉ PRÉDIFFUSÉ PROGRAMMABLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/207933 N° de la demande internationale : PCT/JP2015/067814
Date de publication : 29.12.2016 Date de dépôt international : 22.06.2015
CIB :
H03K 19/173 (2006.01) ,B60R 16/02 (2006.01) ,B61L 5/18 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
K
TECHNIQUE DE L'IMPULSION
19
Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
02
utilisant des éléments spécifiés
173
utilisant des circuits logiques élémentaires comme composants
B TECHNIQUES INDUSTRIELLES; TRANSPORTS
60
VÉHICULES EN GÉNÉRAL
R
VÉHICULES, ÉQUIPEMENTS OU PARTIES DE VÉHICULES, NON PRÉVUS AILLEURS
16
Circuits électriques ou circuits de fluides spécialement adaptés aux véhicules et non prévus ailleurs; Agencement des éléments des circuits électriques ou des circuits de fluides spécialement adapté aux véhicules et non prévu ailleurs
02
électriques
B TECHNIQUES INDUSTRIELLES; TRANSPORTS
61
CHEMINS DE FER
L
CONTRÔLE DU TRAFIC FERROVIAIRE; SÉCURITÉ DU TRAFIC FERROVIAIRE
5
Mécanismes locaux de manœuvre pour aiguillages ou taquets d'arrêt montés sur la voie; Signaux visibles ou sonores; Mécanismes locaux de commande pour signaux visibles ou sonores
12
Signaux visibles
18
Signaux lumineux; Mécanismes associés à ceux-ci, p.ex. volets
Déposants :
株式会社日立製作所 HITACHI, LTD. [JP/JP]; 東京都千代田区丸の内一丁目6番6号 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280, JP
Inventeurs :
酒田 輝昭 SAKATA Teruaki; JP
山田 勉 YAMADA Tsutomu; JP
Mandataire :
戸田 裕二 TODA Yuji; JP
Données relatives à la priorité :
Titre (EN) FIELD-PROGRAMMABLE GATE ARRAY
(FR) CIRCUIT INTÉGRÉ PRÉDIFFUSÉ PROGRAMMABLE
(JA) フィールドプログラマブルゲートアレイ
Abrégé :
(EN) An FPGA according to the present invention is characterized by being provided with: a hard macro CPU (2) having a fixed circuit configuration; a programmable logic portion (3) having a changeable circuit configuration; a diagnostic circuit (5) that diagnoses malfunctions of the programmable logic portion (3); a fail-safe interface circuit (4) capable of controlling, to a safe side, an external output from the programmable logic portion (3); and a function whereby, when an error is detected by the diagnostic circuit (5), the hard macro CPU (2) commands the fail-safe interface circuit (4) to output a fail-safe signal (41), which is a safe-side output. In the present invention, the hard macro CPU (2), which has a low risk of a failure, controls the fail-safe interface circuit (4) to the safe side, and thus even if a programmable logic portion including an SRAM fails, it is possible to prevent an inappropriate value from being output to the outside of the FPGA and to maintain the security of the system.
(FR) La présente invention concerne un circuit intégré prédiffusé programmable (FPGA) qui est caractérisé en ce qu'il est pourvu : d'une unité centrale (CPU) « hard macro » (2) ayant une configuration de circuit fixe; d'une partie logique programmable (3) ayant une configuration de circuit modifiable; d'un circuit de diagnostic (5) qui diagnostique des dysfonctionnements de la partie logique programmable (3); d'un circuit d'interface à sécurité intégrée (4) pouvant commander une sortie externe, à destination d'un côté sécurisé, de la partie logique programmable (3); et d'une fonction par laquelle, lorsqu'une erreur est détectée par le circuit de diagnostic (5), la CPU « hard macro » (2) ordonne au circuit d'interface à sécurité intégrée (4) de délivrer un signal à sécurité intégrée (41), qui est une sortie côté sécurisé. Dans la présente invention, la CPU « hard macro » (2), qui a un faible risque de défaillance, commande le circuit d'interface à sécurité intégrée (4) vers le côté sécurisé, et par conséquent, même si une partie logique programmable comprenant une mémoire vive statique (SRAM) subit une défaillance, il est possible d'empêcher qu'une valeur inappropriée soit délivrée à l'extérieur du FPGA et de maintenir la sécurité du système.
(JA) 本発明のFPGAは回路構造が固定されたハードマクロCPU(2)と、回路構造を変更可能なプログラマブルロジック(3)と、前記プログラマブルロジック(3)の異常を診断する診断回路(5)と、前記プログラマブルロジック(3)からの外部出力を安全側に制御可能なフェールセーフインタフェース回路(4)と、前記診断回路(5)によってエラーが検出されると、前記ハードマクロCPU(2)が前記フェールセーフインタフェース回路(4)に対し安全側の出力であるフェールセーフ信号(41)を出力するよう指示する機能を備えることを特徴とする。 本発明は、故障の恐れの少ないハードマクロCPU(2)によってフェールセーフインタフェース回路(4)を安全側に制御するため、SRAMで構成されるプログラマブルロジック部分が故障しても不適切な値がFPGAの外部に出力されることを防止し、システムの安全性を保つことが可能になる。
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Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)