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1. (WO2016206033) SUBSTRAT DE MATRICE DE TRANSISTOR À COUCHE MINCE ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/206033    N° de la demande internationale :    PCT/CN2015/082300
Date de publication : 29.12.2016 Date de dépôt international : 25.06.2015
CIB :
H01L 27/12 (2006.01), H01L 21/77 (2006.01), G02F 1/1343 (2006.01)
Déposants : SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; SHI, Beina No.9-2 Tangming Rd, Guangming New District Shenzhen, Guangdong 518132 (CN)
Inventeurs : DENG, Zhuming; (CN)
Mandataire : ESSEN PATENT & TRADEMARK AGENCY; Hailrun Complex Block A, Room 1709-1711 No.6021 Shennan Blvd, Futian District ShenZhen, Guangdong 518040 (CN)
Données relatives à la priorité :
201510351452.9 24.06.2015 CN
Titre (EN) THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREOF
(FR) SUBSTRAT DE MATRICE DE TRANSISTOR À COUCHE MINCE ET SON PROCÉDÉ DE FABRICATION
(ZH) 薄膜晶体管阵列基板及其制作方法
Abrégé : front page image
(EN)A thin film transistor array substrate and manufacturing method thereof. The thin film transistor array substrate comprises a device composite board (101), a passivation layer (201), and a pixel electrode layer (401). The passivation layer (201) is provided on the device composite board (101). The passivation layer (201) is provided with a hole (302) and a first groove (3011). The pixel electrode layer (401) is provided on the passivation layer (201) and within the first groove (3011). The pixel electrode layer (401) is connected to a second signal line layer (1017) via the hole (302). Thereby, a manufacturing cost can be reduced and a manufacturing efficiency can be increased.
(FR)L’invention concerne un substrat de matrice de transistor à couche mince et son procédé de fabrication. Le substrat de matrice de transistor à couche mince comprend une carte composite (101) de dispositif, une couche de passivation (201), et une couche d’électrode de pixel (401). La couche de passivation (201) est disposée sur la carte composite (101) de dispositif. La couche de passivation (201) comporte un trou (302) et une première rainure (3011). La couche d’électrode de pixel (401) est disposée sur la couche de passivation (201) et dans la première rainure (3011). La couche d’électrode de pixel (401) est connectée à une deuxième couche de ligne de signal (1017) par le trou (302). Ainsi, un coût de fabrication peut être réduit et un rendement de fabrication peut être accru.
(ZH)一种薄膜晶体管阵列基板及其制作方法,薄膜晶体管阵列基板包括器件组合板(101)、钝化层(201)、像素电极层(401)。钝化层(201)设置在器件组合板(101)上,钝化层(201)上设置有孔洞(302)和第一凹槽(3011);像素电极层(401)设置在钝化层(201)上以及第一凹槽(3011)内,像素电极层(401)通过孔洞(302)与第二信号线层(1017)连接。从而,能节省制作成本以及提高制作效率。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)