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1. (WO2016205516) CIRCUITS INTÉGRÉS À DIMENSIONS RÉDUITES ENTRE COMPOSANTS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/205516    N° de la demande internationale :    PCT/US2016/037875
Date de publication : 22.12.2016 Date de dépôt international : 16.06.2016
Demande présentée en vertu du Chapitre 2 :    12.04.2017    
CIB :
H01L 27/02 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), H01L 21/84 (2006.01), H01L 27/12 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventeurs : SONG, Stanley Seungchul; (US).
YEAP, Choh Fei; (US).
YANG, Da; (US)
Mandataire : TOLER, Jeffrey G.; 8500 Bluffstone Cove, Suite A201 Austin, Texas 78759 (US)
Données relatives à la priorité :
14/744,912 19.06.2015 US
Titre (EN) INTEGRATED CIRCUITS HAVING REDUCED DIMENSIONS BETWEEN COMPONENTS
(FR) CIRCUITS INTÉGRÉS À DIMENSIONS RÉDUITES ENTRE COMPOSANTS
Abrégé : front page image
(EN)In a particular aspect, an integrated circuit includes a first transistor including a first source region and a first drain region. The integrated circuit includes a second transistor including a second source region and a second drain region. The integrated circuit includes a first gate structure coupled to the first transistor and to the second transistor. The first gate structure is included in a first layer. The integrated circuit further includes a first metal line coupled to the first source region and to the second drain region. The first metal line has a two-dimensional routing arrangement and is included in a second layer that is distinct from the first layer.
(FR)Dans un aspect particulier, l'invention concerne un circuit intégré qui comprend un premier transistor comprenant une première zone de source et une première zone de drain. Le circuit intégré comprend un second transistor comprenant une seconde zone de source et une seconde zone de drain. Le circuit intégré comprend une première structure de grille couplée au premier transistor et au second transistor. La première structure de grille est comprise dans une première couche. Le circuit intégré comprend en outre une première ligne métallique couplée à la première zone de source et à la seconde zone de drain. La première ligne métallique présente un agencement de routage bidimensionnel et est comprise dans une seconde couche qui est distincte de la première couche.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)