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1. (WO2016204848) DÉTERMINATION D'ORDRE BINAIRE DE BUS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/204848    N° de la demande internationale :    PCT/US2016/024890
Date de publication : 22.12.2016 Date de dépôt international : 30.03.2016
CIB :
G06F 13/40 (2006.01), G06F 13/16 (2006.01)
Déposants : APPLE INC. [US/US]; 1 Infinite Loop Cupertino, California 95014 (US)
Inventeurs : ISACHAR, Ori; (IL).
SEMO, Gil; (IL).
KUSHTAI, Guy; (IL).
LAZMI, Tal; (IL)
Mandataire : KLIGLER, Daniel; (IL)
Données relatives à la priorité :
62/180,080 16.06.2015 US
14/806,795 23.07.2015 US
Titre (EN) BUS-BIT-ORDER ASCERTAINMENT
(FR) DÉTERMINATION D'ORDRE BINAIRE DE BUS
Abrégé : front page image
(EN)Embodiments described include a memory controller (24) for use with a memory device (38a, 38b) that has a plurality of memory-device terminals (36) having respective unique bit significances. The memory controller includes (i) a plurality of external terminals (34), each one of the external terminals configured to be in communication with a respective one of the memory-device terminals, (ii) a plurality of internal terminals (32) having respective unique bit significances, (iii) a switching unit (26), and (iv) a processor (22). The processor is configured to drive the memory device to communicate a predetermined sequence of bit patterns (44_1-44_8) to the controller, and, in response to the sequence of bit patterns, drive the switching unit to connect each one of the external terminals to a respective one of the internal terminals having the bit significance of the memory-device terminal with which the external terminal is in communication.
(FR)Des modes de réalisation décrits comprennent un contrôleur de mémoire (24) destiné à être utilisé avec un dispositif à mémoire (38a, 38b) qui comporte une pluralité de bornes de dispositif à mémoire (36) ayant des significations binaires uniques respectives. Le contrôleur de mémoire comprend (i) une pluralité de bornes externes (34), chacune des bornes externes étant configurée pour être en communication avec respectivement une des bornes de dispositif à mémoire, (ii) une pluralité de bornes internes (32) ayant des significations binaires uniques, (iii) une unité de commutation (26), et (iv) un processeur (22). Le processeur est configuré pour amener le dispositif à mémoire à communiquer une séquence prédéterminée de configurations binaires (44_1-44_8) au contrôleur et, en réponse à la séquence de configurations binaires, à amener l'unité de commutation à connecter chacune des bornes externes à l'une des bornes internes respective ayant la signification de bit de la borne de dispositif à mémoire avec laquelle le terminal externe est en communication.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)