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1. (WO2016202395) CIRCUIT D'ATTAQUE CMOS TOLÉRANT AUX HAUTES TENSIONS POUR BUS DE COMMUNICATION BIDIRECTIONNELS À BASSE TENSION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/202395 N° de la demande internationale : PCT/EP2015/063761
Date de publication : 22.12.2016 Date de dépôt international : 18.06.2015
CIB :
H03K 19/003 (2006.01)
Déposants : EUROPEAN SPACE AGENCY[FR/FR]; 8-10 rue Mario-Nikis F-75738 Paris Cedex 15, FR
Inventeurs : JANSEN, Richard; NL
LINDNER, Scott; CH
Mandataire : MERH-IP MATIAS ERNY REICHL HOFFMANN; Paul-Heyse-Str. 29 80336 Munich, DE
Données relatives à la priorité :
Titre (EN) HIGH VOLTAGE TOLERANT CMOS DRIVER FOR LOW-VOLTAGE BI-DIRECTIONAL COMMUNICATION BUSES
(FR) CIRCUIT D'ATTAQUE CMOS TOLÉRANT AUX HAUTES TENSIONS POUR BUS DE COMMUNICATION BIDIRECTIONNELS À BASSE TENSION
Abrégé : front page image
(EN) This application relates to a bi-state driver circuit (100) for switching an output terminal (60) between a first predetermined voltage level (VSS) and a high impedance state. The bi-state driver circuit (100) comprises a first string of transistors (10) connected between the output terminal (60) and the first predetermined voltage level (VSS) and comprising at least a first transistor (11-1) arranged closer to the first predetermined voltage level (VSS) and a second transistor (11-2) arranged closer to the output terminal (60), a voltage divider circuit (50) connected between the output terminal (60) and a voltage level of a control signal (TX) attaining voltage levels between the first predetermined voltage level and a second predetermined voltage level, comprising at least one intermediate node having an intermediate voltage level between a voltage level of the output terminal and the voltage level of the control signal, and a second string of transistors (20-1) connected between the intermediate node (51-1) of the voltage divider circuit (50) and the second predetermined voltage level (VDD), and comprising at least a third transistor (21-1-1). A control terminal of the second transistor (21-1-1) is connected to the intermediate node (51-1). The first transistor (11-1) is configured to be switched in accordance with the control signal (TX). The third transistor is configured to be switched in accordance with the control signal, in a phase-locked relationship with the first transistor. The application further relates to a driver circuit for switching a first output terminal between a first output voltage level and a high impedance state, and for switching a second output terminal between a second output voltage level and the high impedance state. The application yet further relates to a method of controlling a bi-state driver circuit.
(FR) La présente invention concerne un circuit d'attaque à deux états (100) pour commutation d'une borne de sortie (60) entre un premier niveau de tension prédéfini (VSS) et un état d'impédance élevée. Le circuit d'attaque à deux états (100) comprend une première chaîne de transistors (10) connectée entre la borne de sortie (60) et le premier niveau de tension prédéfini (VSS) et comprenant au moins un premier transistor (11-1) disposé plus près du premier niveau de tension prédéfini (VSS) et un deuxième transistor (11-2) disposé plus près de la borne de sortie (60), un circuit diviseur de tension (50) connecté entre la borne de sortie (60) et un niveau de tension d'un signal de commande (TX) atteignant des niveaux de tension entre le premier niveau de tension prédéfini et un second niveau de tension prédéfini, comprenant au moins un nœud intermédiaire ayant un niveau de tension intermédiaire entre un niveau de tension de la borne de sortie et le niveau de tension du signal de commande, ainsi qu'une seconde chaîne de transistors (20-1) connectée entre le nœud intermédiaire (51-1) du circuit diviseur de tension (50) et le second niveau de tension prédéfini (VDD) et comprenant au moins un troisième transistor (21-1-1). Une borne de commande du deuxième transistor (21-1-1) est connectée au nœud intermédiaire (51-1). Le premier transistor (11-1) est configuré de façon à être commuté conformément au signal de commande (TX). Le troisième transistor est configuré de façon à être commuté conformément au signal de commande, dans une relation à verrouillage de phase avec le premier transistor. L'invention concerne en outre un circuit d'attaque permettant de commuter une première borne de sortie entre un premier niveau de tension de sortie et un état d'impédance élevée et pour commuter une seconde borne de sortie entre un second niveau de tension de sortie et l'état d'impédance élevée. L'invention concerne aussi un procédé de commande d'un circuit d'attaque à deux états.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)