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1. (WO2016201751) SUBSTRAT MATRICIEL ET PROCÉDÉ DE FABRICATION ASSOCIÉ, ET PANNEAU D'AFFICHAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/201751    N° de la demande internationale :    PCT/CN2015/083744
Date de publication : 22.12.2016 Date de dépôt international : 10.07.2015
CIB :
H01L 27/12 (2006.01), H01L 29/51 (2006.01)
Déposants : SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; NO.9-2,Tangming Rd, Guangming New District Shenzhen City, Guangdong 518132 (CN)
Inventeurs : WANG, Zhiwu; (CN)
Mandataire : CHINA WISPRO INTELLECTUAL PROPERTY LLP.; Room A806 Zhongdi Building, China University of Geosciences Base, No.8 Yuexing 3rd Road, High-Tech Industrial Estate, Nanshan District Shenzhen, Guangdong 518057 (CN)
Données relatives à la priorité :
201510346388.5 19.06.2015 CN
Titre (EN) ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREFOR, AND DISPLAY PANEL
(FR) SUBSTRAT MATRICIEL ET PROCÉDÉ DE FABRICATION ASSOCIÉ, ET PANNEAU D'AFFICHAGE
(ZH) 一种阵列基板及其制成方法、显示面板
Abrégé : front page image
(EN)An array substrate and a manufacturing method therefor, and a display panel, the array substrate (100) comprising a substrate (110) and a plurality of TFT (120), the TFT (120) comprising a gate electrode (121), a gate insulating layer (122), a channel layer (123), a source electrode (124), and a drain electrode (125) arranged on the substrate (110), the gate insulating layer (122) being stacked between the gate electrode (121) and the channel layer (123) to insulate the gate electrode (121) and the channel layer (123), the source electrode (124) and the drain electrode (125) respectively being arranged on the channel layer (123); the gate insulating layer (122) is an AIN thin-film. TFT threshold voltage drift can be prevented, ensuring the stability of the TFT.
(FR)L'invention concerne un substrat matriciel ainsi qu'un procédé de fabrication associé, et un panneau d'affichage, le substrat matriciel (100) comprenant un substrat (110) et une pluralité de TFT (120), les TFT (120) comprenant une électrode de grille (121), une couche d'isolation de grille (122), une couche de canal (123), une électrode de source (124), et une électrode de drain (125) disposées sur le substrat (110), la couche d'isolation de grille (122) étant empilée entre l'électrode de grille (121) et la couche de canal (123) pour isoler l'électrode de grille (121) et la couche de canal (123) , l'électrode de source (124) et l'électrode de drain (125) étant respectivement agencées sur la couche de canal (123) ; la couche d'isolation de grille (122) est une couche mince d'AIN. La dérive de tension seuil du TFT peut être empêchée, ce qui permet d'assurer la stabilité du TFT.
(ZH)一种阵列基板及其制成方法、显示面板,其中,阵列基板(100)包括基板(110)和多个TFT(120),TFT(120)包括设置在基板(110)上的栅极(121)、栅绝缘层(122)、沟道层(123)、源极(124)和漏极(125),栅绝缘层(122)叠置在栅极(121)和沟道层(123)之间,以将栅极(121)和沟道层(123)绝缘,源极(124)和漏极(125)分别设置在沟道层(123)上;其中,栅绝缘层(122)为AlN薄膜。能够避免TFT的阈值电压出现漂移,保证TFT的稳定性。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)