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1. (WO2016200718) VALIDATION AU NIVEAU SYSTÈME DE SYSTÈMES SUR PUCE (SOC)
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/200718 N° de la demande internationale : PCT/US2016/035963
Date de publication : 15.12.2016 Date de dépôt international : 06.06.2016
CIB :
G01R 31/28 (2006.01) ,G11C 29/56 (2006.01) ,G11C 99/00 (2006.01) ,G06F 11/22 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
29
Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
56
Équipements externes pour test de mémoires statiques, p.ex. équipement de test automatique (ATE); Interfaces correspondantes
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
99
Matière non prévue dans les autres groupes de la présente sous-classe
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
11
Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
22
Détection ou localisation du matériel d'ordinateur défectueux en effectuant des tests pendant les opérations d'attente ou pendant les temps morts, p.ex. essais de mise en route
Déposants :
THE BOARD OF TRUSTEES OF THE LELAND STANFORD JUNIOR UNIVERSITY [US/US]; 3000 El Camino Real Building Five, Third Floor Palo Alto, CA 94306-1106, US
THE BOARD OF TRUSTEES OF THE UNIVERSITY OF ILLINOIS [US/US]; 258 Henry Administration Building 506 South Wright Street Urbana, IL 61801, US
Inventeurs :
MITRA, Subhasish; US
CAMPBELL, Keith; US
LIN, David; US
CHEN, Deming; US
Mandataire :
BROSEMER, Jeffrey, J.; US
Données relatives à la priorité :
62/172,09206.06.2015US
Titre (EN) SYSTEM-LEVEL VALIDATION OF SYSTEMS-ON-A-CHIP (SOC)
(FR) VALIDATION AU NIVEAU SYSTÈME DE SYSTÈMES SUR PUCE (SOC)
Abrégé :
(EN) Disclosed are improved methods and structures for verifying integrated circuits and in particular systems-on-a-chip constructed therefrom. Our methods - which we call Quick Error Detection - Hardware (QED-H) - advantageously quickly detect and fix anomalies (bugs) within SoC hardware components - and in particular customized SoC hardware components that are not necessarily software programmable. Of further advantage, methods according to the present disclosure are compatible with existing Quick Error Detection (QED) techniques while being extensible to target software-programmable components as well. In sharp contrast to prior art methods, method(s) according to the present disclosure represent a new system validation methodology that builds validation checks in both software and hardware components seamlessly and systematically, thus enabling extremely quick error detection and localization for all digital components of the entire SoC advantageously producing productivity and time-to-market gains.
(FR) La présente invention concerne des procédés et structures améliorés conçus pour vérifier des circuits intégrés et en particulier des systèmes sur puce construits à partir de ceux-ci. Nos procédés - que nous appelons détection rapide d'erreurs côté matériel (QED-H) - détectent et corrigent avantageusement et rapidement des anomalies (dysfonctionnements) dans des composants matériels de SoC, en particulier dans des composants matériels de SoC personnalisés qui ne sont pas nécessairement programmables par logiciel. Les procédés d'après la présente invention ont pour autre avantage d'être compatibles avec les techniques actuelles de détection rapide d'erreurs (QED) tout en pouvant être étendus à des composants programmables par logiciel cibles. Contrairement aux procédés de l'art antérieur, le ou les procédés d'après la présente invention représentent une nouvelle méthodologie de validation de système qui construit systématiquement et en toute transparence des contrôles de validation dans des composants logiciels et matériels, ce qui permet des détection et localisation d'erreurs extrêmement rapides pour tous les composants numériques de l'ensemble des SoC et procure avantageusement des gains en matière de productivité et de délai de commercialisation.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)