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1. (WO2016199556) DISPOSITIF DE MÉMOIRE ET SYSTÈME DE MÉMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/199556 N° de la demande internationale : PCT/JP2016/064772
Date de publication : 15.12.2016 Date de dépôt international : 18.05.2016
CIB :
H01L 27/105 (2006.01) ,H01L 27/10 (2006.01) ,H01L 45/00 (2006.01) ,H01L 49/00 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
105
comprenant des composants à effet de champ
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
45
Dispositifs à l'état solide spécialement adaptés pour le redressement, l'amplification, la production d'oscillations ou la commutation, sans barrière de potentiel ni barrière de surface, p.ex. triodes diélectriques; Dispositifs à effet Ovshinsky; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
49
Dispositifs à l'état solide non couverts par les groupes H01L27/-H01L47/109; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
Déposants : SONY SEMICONDUCTOR SOLUTIONS CORPORATION[JP/JP]; 4-14-1, Asahicho, Atsugi-shi, Kanagawa 2430014, JP
Inventeurs : TERADA, Haruhiko; JP
Mandataire : TSUBASA PATENT PROFESSIONAL CORPORATION; 3F, Sawada Building, 15-9, Shinjuku 1-chome, Shinjuku-ku, Tokyo 1600022, JP
Données relatives à la priorité :
2015-11722810.06.2015JP
Titre (EN) MEMORY DEVICE AND MEMORY SYSTEM
(FR) DISPOSITIF DE MÉMOIRE ET SYSTÈME DE MÉMOIRE
(JA) メモリデバイスおよびメモリシステム
Abrégé :
(EN) Provided is a memory device having a structure suitable for higher integration while ensuring ease of manufacture. The memory device is provided with n memory cell units which are layered on a substrate successively from a first memory cell unit to an n-th memory cell unit in a first direction. Each of the n memory cell units includes: one or more first electrodes; a plurality of second electrodes each of which is disposed so as to intersect the first electrode; a plurality of memory cells which are disposed at points of intersection of the first electrode and each of the plurality of second electrodes, and which are respectively connected to both the first electrode and the second electrodes; and one or more lead-out wires connected to the first electrode and forming one or more connection portions. At least one connection portion in a (m + 1)-th memory cell unit is positioned so as to overlap, in a first direction, an m-th memory cell region surrounded by a plurality of memory cells in the m-th memory cell unit.
(FR) L'invention concerne un dispositif de mémoire ayant une structure appropriée pour une intégration supérieure tout en garantissant une facilité de fabrication. Le dispositif de mémoire est équipé de n unités de cellules de mémoire qui sont disposées en couches sur un substrat de manière successive d'une première unité de cellule de mémoire à une n-ième unité de cellule de mémoire dans une première direction. Chacune des n unités de cellule de mémoire comprend : une ou plusieurs premières électrodes ; une pluralité de secondes électrodes dont chacune est disposée de manière à croiser la première électrode ; une pluralité de cellules de mémoire qui sont disposées au niveau de points d'intersection de la première électrode et de chaque électrode de la pluralité de secondes électrodes, et qui sont respectivement connectées à la fois à la première électrode et aux secondes électrodes ; et un ou plusieurs fils de sortie connectés à la première électrode et formant une ou plusieurs parties de connexion. Au moins une partie de connexion dans une (m + 1)-ième unité de cellule de mémoire est positionnée de manière à chevaucher, dans une première direction, une m-ième région de cellule de mémoire entourée par une pluralité de cellules de mémoire dans la m-ième unité de cellule de mémoire.
(JA) 製造上の容易性を担保しつつ、より高集積化に適した構造を有するメモリデバイスを提供する。このメモリデバイスは、基板の上に、第1の方向において第1番目から第n番目まで順に積層されたn個のメモリセルユニットを備える。n個のメモリセルユニットは、それぞれ、1以上の第1電極と、この第1電極と各々交差するように設けられた複数の第2電極と、第1電極と複数の第2電極との各々の交差点に設けられ、第1電極と第2電極との双方にそれぞれ接続された複数のメモリセルと、第1電極に接続されて1以上の接続部を形成する1以上の引き出し線とを有する。第(m+1)番目のメモリセルユニットにおける少なくとも1つの接続部は、第m番目のメモリセルユニットにおいて複数のメモリセルが取り囲む第m番目のメモリセル領域と第1の方向において重なり合う位置にある。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)