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1. (WO2016191383) CHAÎNE DE BALAYAGE SANS VIOLATION DE RETENUE ET MÉCANISME DE BALAYAGE POUR ESSAI DE CIRCUITS VLSI NUMÉRIQUES SYNCHRONES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/191383    N° de la demande internationale :    PCT/US2016/033807
Date de publication : 01.12.2016 Date de dépôt international : 23.05.2016
CIB :
H03K 3/0233 (2006.01), H03K 3/037 (2006.01)
Déposants : ARIZONA BOARD OF REGENTS, a Body Corporate of The State of Arizona, Acting for and on Behalf of ARIZONA STATE UNIVERSITY [US/US]; 1475 North Scottsdale Road SkySong - Suite 200 Scottsdale, Arizona 85257 (US)
Inventeurs : VRUDHULA, Sarma; (US).
KULKARNI, Niranjan; (US)
Mandataire : NÚÑEZ, Dennis; (US)
Données relatives à la priorité :
62/165,348 22.05.2015 US
Titre (EN) A HOLD VIOLATION FREE SCAN CHAIN AND SCANNING MECHANISM FOR TESTING OF SYNCHRONOUS DIGITAL VLSI CIRCUITS
(FR) CHAÎNE DE BALAYAGE SANS VIOLATION DE RETENUE ET MÉCANISME DE BALAYAGE POUR ESSAI DE CIRCUITS VLSI NUMÉRIQUES SYNCHRONES
Abrégé : front page image
(EN)A sequential state element (SSE) is disclosed. In one embodiment, an SSE includes a differential sense flip flop (DSFF) and a completion detection circuit (CDC) operably associated with the DSFF. The DSFF is configured to generate a differential logical output. During a normal operational mode, the DSFF is synchronized by a clock signal to provide a differential logical output in a differential output state in accordance with a data input or in a precharge state based on the clock signal. The differential logical output is provided in a differential output state in accordance with a test input during a scan mode. The CDC is configured to generate a test enable input during the scan mode that indicates the scan mode once the differential logical output is in the differential output state. Accordingly, another SSE can be asynchronously triggered to operate in the scan mode without a separate scan clock.
(FR)L'invention concerne un élément à états séquentiels (SSE). Dans un mode de réalisation, un SSE comprend une bascule bistable de détection différentielle (DSFF) et un circuit de détection d'achèvement (CDC) fonctionnellement associé à la DSFF. La DSFF est configurée pour générer une sortie logique différentielle. Pendant un mode de fonctionnement normal, la DSFF est synchronisée par un signal d'horloge pour fournir une sortie logique différentielle dans un état de sortie différentielle en fonction d'une entrée de données ou dans un état de précharge sur la base du signal d'horloge. La sortie logique différentielle est fournie dans un état de sortie différentielle en fonction d'une entrée d'essai pendant un mode de balayage. Le CDC est configuré pour générer une entrée de validation d'essai pendant le mode de balayage qui indique le mode de balayage une fois que la sortie logique différentielle est dans l'état de sortie différentielle. Par conséquent, un autre SSE peut être déclenché de manière asynchrone pour fonctionner dans le mode de balayage sans horloge de balayage séparée.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)