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1. (WO2016191304) ROUTEUR BIDIMENSIONNEL DIRECTIONNEL ET RÉSEAU D’INTERCONNEXION POUR MATRICES PRÉDIFFUSÉES PROGRAMMABLES PAR L’UTILISATEUR, ET AUTRES CIRCUITS, ET APPLICATIONS DU ROUTEUR ET DU RÉSEAU
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/191304    N° de la demande internationale :    PCT/US2016/033618
Date de publication : 01.12.2016 Date de dépôt international : 20.05.2016
CIB :
H04L 12/933 (2013.01), H04L 12/931 (2013.01)
Déposants : GRAY RESEARCH LLC [US/US]; 13658 NW 37th Pl Bellevue, Washington 98005 (US)
Inventeurs : GRAY, Jan; (US)
Mandataire : SANTARELLI, Bryan A.; (US)
Données relatives à la priorité :
62/165,774 22.05.2015 US
14/986,532 31.12.2015 US
62/274,745 04.01.2016 US
62/307,330 11.03.2016 US
Titre (EN) DIRECTIONAL TWO-DIMENSIONAL ROUTER AND INTERCONNECTION NETWORK FOR FIELD PROGRAMMABLE GATE ARRAYS, AND OTHER CIRCUITS, AND APPLICATIONS OF THE ROUTER AND NETWORK
(FR) ROUTEUR BIDIMENSIONNEL DIRECTIONNEL ET RÉSEAU D’INTERCONNEXION POUR MATRICES PRÉDIFFUSÉES PROGRAMMABLES PAR L’UTILISATEUR, ET AUTRES CIRCUITS, ET APPLICATIONS DU ROUTEUR ET DU RÉSEAU
Abrégé : front page image
(EN)A configurable directional 2D router for Networks on Chips (NOCs) is disclosed. The router, which may be bufferless, is designed for implementation in programmable logic in FPGAs, and achieves theoretical lower bounds on FPGA resource consumption for various applications. The router employs an FPGA router switch design that consumes only one 6-LUT or 8-input ALM logic cell per router per bit of router link width. A NOC comprising a plurality of routers may be configured as a directional 2D torus, or in diverse ways, network sizes and topologies, data widths, routing functions, performance-energy tradeoffs, and other options. System on chip designs may employ a plurality of NOCs with different configuration parameters to customize the system to the application or workload characteristics. A great diversity of NOC client cores, for communication amongst various external interfaces and devices, and on-chip interfaces and resources, may be coupled to a router in order to efficiently communicate with other NOC client cores. The router and NOC enable feasible FPGA implementation of large integrated systems on chips, interconnecting hundreds of client cores over high bandwidth links, including compute and accelerator cores, industry standard IP cores, DRAM/HBM/HMC channels, PCI Express channels, and 10G/25G/40G/100G/400G networks.
(FR)L’invention concerne un routeur en 2D directionnel configurable pour des réseaux sur puces (NOC). Le routeur, qui peut ne pas comporter de tampon, est conçu pour la mise en œuvre en logique programmable dans des FPGA, et atteint des limites inférieures théoriques sur la consommation de ressources de FPGA pour diverses applications. Le routeur emploie une conception de commutateur de routeur de FPGA qui ne consomme qu’une cellule logique ALM à 6 LUT ou à 8 entrées par routeur par bit de largeur de liaison de routeur. Un NOC comprenant une pluralité de routeurs peut être configuré comme un tore en 2D directionnel, ou de diverses manières, tailles et topologies de réseau, largeurs de données, fonctions de routage, divers compromis performance-énergie, et autres options. Des conceptions de système sur puce peuvent employer une pluralité de NOC dont les paramètres de configuration sont différents pour adapter le système aux caractéristiques de l’application ou de la charge utile. Une grande diversité de noyaux clients de NOC, pour la communication entre divers interfaces et dispositifs externes, et des interfaces et des ressources sur puce, peut être couplée à un routeur afin de communiquer efficacement avec d’autres noyaux clients de NOC. Le routeur et le NOC permettent une mise en œuvre faisable par FPGA de larges systèmes sur puce intégrés, une interconnection de centaines de noyaux clients sur des liaisons à bande passante élevée, incluant des noyaux de calcul et d’accélérateurs, des noyaux IP normalisés industriels, des canaux DRAM/HBM/HMC, des canaux PCI Express, et des réseaux 10G/25G/40G/100G/400G.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)