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1. (WO2016190197) DISPOSITIF À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/190197    N° de la demande internationale :    PCT/JP2016/064766
Date de publication : 01.12.2016 Date de dépôt international : 18.05.2016
CIB :
H01L 21/60 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA [JP/JP]; 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522 (JP)
Inventeurs : NAKAYAMA Masaki; (--).
SHIOTA Motoji; (--).
MATSUI Takashi; (--).
TANAKA Yasuhiko; (--).
MIYAZAKI Hiroki; (--).
MURAOKA Seiji; (--)
Mandataire : KAWAKAMI Keiko; (JP)
Données relatives à la priorité :
2015-104878 22.05.2015 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)To suppress faulty connection between an electrode pad of a substrate and a bump of a semiconductor chip. A semiconductor device is provided with: a substrate having a plurality of electrode pads 15 disposed on one surface; a semiconductor chip 20 having substantially identically sized bumps formed on one surface; and an anisotropic electroconductive film 30 interposed between the bumps 21 and the electrode pads 15 so as to electrically connect the bumps 21 and the electrode pads 15. The electrode pads 15 include a plurality of first electrode pads 15A located at positions nearest to an edge 25 of the semiconductor chip 20 and a plurality of electrode pads 15B located further on the inside of the semiconductor chip 20 than the first electrode pads 15A. The area of each of the second electrode pads 15B is greater than the area of each of the first electrode pads 15A.
(FR)L'objet de la présente invention est de supprimer une connexion défectueuse entre une électrode d'un substrat et une bosse d'une puce de semi-conducteur. Un dispositif à semi-conducteur est pourvu : d'un substrat ayant une pluralité d'électrodes 15 disposées sur une surface ; d'une puce de semi-conducteur 20 ayant des bosses de taille sensiblement identique formées sur une surface ; et d'un film électroconducteur anisotrope 30 intercalé entre les bosses 21 et les électrodes 15 de manière à connecter électriquement les bosses 21 et les électrodes 15. Les électrodes 15 comprennent une pluralité de premières électrodes 15A situées à des positions les plus proches d'un bord 25 de la puce de semi-conducteur 20 et une pluralité d'électrodes 15B situées plus loin sur l'intérieur de la puce de semi-conducteur 20 que les premières électrodes 15A. La superficie de chacune des secondes électrodes 15B est supérieure à la superficie de chacune des premières électrodes 15A.
(JA)半導体チップのバンプと基板の電極パッドとの間の接続不良を抑制する。半導体装置は、複数の電極パッド15が一方の面に配置された基板と、略同一の大きさの複数のバンプ21が一方の面に形成された半導体チップ20と、複数のバンプ21及び複数の電極パッド15の間に介在して、複数のバンプ21と複数の電極パッド15とをそれぞれ電気的に接続する異方性導電膜30と、を備える。複数の電極パッド15には、半導体チップ20の端25に最も近い位置に位置する複数の第1の電極パッド15Aと、複数の第1の電極パッド15Aよりも半導体チップ20の内側に位置する複数の第2の電極パッド15Bとが含まれており、複数の第2の電極パッド15Bの各々の面積は、複数の第1の電極パッド15Aの各々の面積よりも広い。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)