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1. (WO2016190186) CIRCUIT DE RÉGISTRE À DÉCALAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/190186 N° de la demande internationale : PCT/JP2016/064717
Date de publication : 01.12.2016 Date de dépôt international : 18.05.2016
CIB :
G11C 19/28 (2006.01) ,G09G 3/20 (2006.01) ,G09G 3/36 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
19
Mémoires numériques dans lesquelles l'information est déplacée par échelons, p.ex. registres à décalage
28
utilisant des éléments semi-conducteurs
G PHYSIQUE
09
ENSEIGNEMENT; CRYPTOGRAPHIE; PRÉSENTATION; PUBLICITÉ; SCEAUX
G
DISPOSITIONS OU CIRCUITS POUR LA COMMANDE DE L'AFFICHAGE UTILISANT DES MOYENS STATIQUES POUR PRÉSENTER UNE INFORMATION VARIABLE
3
Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques
20
pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
G PHYSIQUE
09
ENSEIGNEMENT; CRYPTOGRAPHIE; PRÉSENTATION; PUBLICITÉ; SCEAUX
G
DISPOSITIONS OU CIRCUITS POUR LA COMMANDE DE L'AFFICHAGE UTILISANT DES MOYENS STATIQUES POUR PRÉSENTER UNE INFORMATION VARIABLE
3
Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques
20
pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
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en commandant la lumière provenant d'une source indépendante
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utilisant des cristaux liquides
Déposants :
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
Inventeurs :
古田 成 FURUTA, Shige; --
山口 尚宏 YAMAGUCHI, Takahiro; --
山田 淳一 YAMADA, Junichi; --
山中 秀一 YAMANAKA, Hidekazu; --
佐々木 寧 SASAKI, Yasushi; --
村上 祐一郎 MURAKAMI, Yuhichiroh; --
Mandataire :
島田 明宏 SHIMADA, Akihiro; JP
Données relatives à la priorité :
2015-10531225.05.2015JP
Titre (EN) SHIFT REGISTER CIRCUIT
(FR) CIRCUIT DE RÉGISTRE À DÉCALAGE
(JA) シフトレジスタ回路
Abrégé :
(EN) Provided is a shift register circuit allowing malfunctions due to a threshold shift in a thin-film transistor caused by external light to be prevented. A unit circuit constituting each stage of a shift register circuit includes a plurality of thin-film transistors. The plurality of thin-film transistors is classified into a first group (T2, T4, T9) in which the on and off states are controlled by a relatively high on-duty, and a second group (T1, T3, T5, T6, T7, T8) in which the on and off states are controlled by a relatively low on-duty. In this configuration, a light shielding film (LS) is provided only on a thin-film transistor included in either the first group or the second group.
(FR) L'invention concerne un circuit de registre à décalage permettant d'empêcher les dysfonctionnements dus à un décalage de seuil provoqués par la lumière extérieure dans un transistor en couches minces. Un circuit d'unité constituant chaque étage d'un circuit de registre à décalage comprend une pluralité de transistors en couches minces. La pluralité de transistors en couches minces est classée en un premier groupe (T2, T4, T9) dans lequel les états passants et bloqués sont commandés par une valeur de service relativement élevée, et un second groupe (T1, T3, T5, T6, T7, T8) dans lequel les états passants et bloqués sont commandés par une valeur de service relativement faible. Dans cette configuration, un film de protection contre la lumière (LS) est disposé uniquement sur un transistor en couches minces inclus dans le premier groupe ou le second groupe.
(JA) 外光の影響による薄膜トランジスタの閾値シフトに起因する誤動作の発生を防止することのできるシフトレジスタ回路を実現する。 シフトレジスタ回路の各段を構成する単位回路には複数の薄膜トランジスタが含まれる。それら複数の薄膜トランジスタは、比較的高いオンデューティでオン・オフ状態が制御される第1グループ(T2,T4,T9)と比較的低いオンデューティでオン・オフ状態が制御される第2グループ(T1,T3,T5,T6,T7,T8)とに分類される。このような構成において、第1グループおよび第2グループの一方に含まれる薄膜トランジスタのみに遮光膜(LS)が設けられる。
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)