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1. (WO2016153662) SÉQUENCES DE BITS PSEUDO-ALÉATOIRES DANS UNE INTERCONNEXION

Pub. No.:    WO/2016/153662    International Application No.:    PCT/US2016/018842
Publication Date: Fri Sep 30 01:59:59 CEST 2016 International Filing Date: Tue Feb 23 00:59:59 CET 2016
IPC: G01R 31/317
G01R 31/3177
G01R 31/3183
G06F 13/42
Applicants: INTEL CORPORATION
Inventors: WAGH, Mahesh
WU, Zuoguo
IYER, Venkatraman
Title: SÉQUENCES DE BITS PSEUDO-ALÉATOIRES DANS UNE INTERCONNEXION
Abstract:
Dans un exemple, un registre à décalage de rétroaction linéaire (LFSR) fournit des séquences de bits pseudo-aléatoires (PRBS) pour une interconnexion à des fins d'apprentissage, d'essai et de brouillage. L'interconnexion peut comprendre une machine d'état avec des états comprenant entre autres les états LOOPBACK, CENTERING, RECENTERING et ACTIVE. L'interconnexion est autorisée à se déplacer de "CENTERING" à "LOOPBACK" par l'intermédiaire d'un signal de bande latérale. Dans LOOPBACK, CENTERING et RECENTERING, les PRBS sont utilisés à des fins d'apprentissage et d'essai pour caractériser et tester électriquement l'interconnexion, et pour localiser un point central pour une tension de référence V ref. Un PRBS unique, non corrélé est prévu pour chaque voie calculée à l'aide d'un bit de sortie commun. De multiples bits par voie peuvent également être calculés par cycle d'horloge, de telle sorte que le LFSR peut fonctionner à une fréquence d'horloge plus lente que l'interconnexion. Un réseau de sélection peut également être prévu de telle sorte que, si nécessaire, les voies "victime", "agresseur " et "neutre" peuvent être prévues à des fins d'essai.