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1. (WO2016153654) RÉDUCTION DE FUITE DE COURANT DANS UNE MÉMOIRE NON-ET 3D
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/153654    N° de la demande internationale :    PCT/US2016/018734
Date de publication : 29.09.2016 Date de dépôt international : 19.02.2016
CIB :
G11C 16/04 (2006.01), G11C 16/08 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054 (US)
Inventeurs : TANZAWA, Toru; (JP).
GODA, Akira; (US).
YAMADA, Shigekazu; (JP).
SANDA, Hiroyuki; (US)
Mandataire : AUYEUNG, Al; (US)
Données relatives à la priorité :
14/666,147 23.03.2015 US
Titre (EN) CURRENT LEAKAGE REDUCTION IN 3D NAND MEMORY
(FR) RÉDUCTION DE FUITE DE COURANT DANS UNE MÉMOIRE NON-ET 3D
Abrégé : front page image
(EN)Embodiments of the present disclosure are directed towards techniques and configurations for providing an apparatus comprising a memory array, to which bias voltage may be provided to reduce leakage current. In one embodiment, the apparatus may comprise a three-dimensional (3D) memory array having at least first and second blocks; and circuitry coupled with the 3D memory array to access the 3D memory array. The circuitry may include circuit to deselect the first block and select the second block, and supply a first bias voltage to the deselected first block and a second bias voltage to the selected second block, to reduce leakage current in the 3D memory array. The first bias voltage may be different than the second bias voltage. Other embodiments may be described and/or claimed.
(FR)Selon des modes de réalisation, la présente invention concerne des techniques et des configurations permettant de produire un appareil comprenant une matrice mémoire, à laquelle peut être fournie une tension de polarisation en vue de réduire le courant de fuite. Selon un mode de réalisation, l'appareil peut comprendre une matrice mémoire tridimensionnelle (3D) présentant au moins des premier et second blocs ; et un ensemble de circuits couplé à la matrice mémoire 3D de sorte à accéder à la matrice mémoire 3D. L'ensemble de circuits peut comprendre un circuit destiné à la désélection du premier bloc et à la sélection du second bloc, et fournir une première tension de polarisation au premier bloc désélectionné et une seconde tension de polarisation au second bloc sélectionné, en vue de réduire le courant de fuite dans la matrice mémoire 3D. La première tension de polarisation peut être différente de la seconde tension de polarisation. D'autres modes de réalisation peuvent être décrits et/ou revendiqués.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)