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1. (WO2016151837) DISPOSITIF DE CAPTURE D'IMAGE À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/151837    N° de la demande internationale :    PCT/JP2015/059357
Date de publication : 29.09.2016 Date de dépôt international : 26.03.2015
CIB :
H04N 5/378 (2011.01), H04N 5/374 (2011.01)
Déposants : OLYMPUS CORPORATION [JP/JP]; 43-2, Hatagaya 2-chome, Shibuya-ku, Tokyo 1510072 (JP)
Inventeurs : KOYAMA Yusaku; (JP)
Mandataire : TANAI Sumio; (JP)
Données relatives à la priorité :
Titre (EN) SOLID-STATE IMAGE PICKUP DEVICE
(FR) DISPOSITIF DE CAPTURE D'IMAGE À SEMI-CONDUCTEURS
(JA) 固体撮像装置
Abrégé : front page image
(EN)A solid-state image pickup device is provided with: a pixel array unit in which a plurality of pixels that output analog pixel signals in accordance with the amount of incident light are arranged in a two-dimensional matrix, and which outputs, on a row by row basis, the pixel signals output by the pixels arranged in each column; a ramp signal generation unit that generates and outputs a ramp wave that is an analog reference voltage that monotonically decreases or increases with respect to time at a certain rate; a clock generation unit that generates and outputs a plurality of multiphase clocks obtained by changing the phase of a reference clock to different phases; and a signal processing unit provided with a plurality of analog digital conversion circuits arranged for each pixel column or for each of a plurality of columns arranged in the pixel array unit, the analog digital conversion circuits performing analog-to-digital conversion of the pixel signals output by the pixels of the corresponding columns on the basis of the multiphase clocks and outputting digital values corresponding to the magnitude of the pixel signals. The signal processing unit is further provided with a plurality of repeater circuits corresponding to a plurality of respective groups of the plurality of the analog digital conversion circuits, each group having a predetermined number of the analog digital conversion circuits, the repeater circuits relaying and transmitting the plurality of respective multiphase clocks to the respective analog digital conversion circuits belonging to the corresponding groups. Each of the analog digital conversion circuits is provided with: a comparison unit that compares the voltage of a pixel signal with the ramp wave, and outputs a timing signal in accordance with a comparison result; and a latch unit including a plurality of latch circuits arranged in the column direction, the latch circuits holding, in accordance with the timing signal, phase states of the respective multiphase clocks transmitted by the corresponding repeater circuits, wherein the analog digital conversion circuits output digital values based on the respective phase states being held by the respective latch circuits arranged in the latch unit. Each of the repeater circuits is disposed between the analog digital conversion circuits belonging to different groups, with the repeater circuits corresponding to the same group arranged in the column direction, and the repeater circuits corresponding to different groups and transmitting multiphase clocks representing the same phase are connected in series.
(FR)L'invention concerne un dispositif de capture d'image à semi-conducteurs qui comporte : une unité de réseau de pixels dans laquelle une pluralité de pixels qui délivrent des signaux de pixel analogiques conformément à la quantité de lumière incidente sont disposés selon une matrice bidimensionnelle, et qui délivrent en sortie, rangée par rangée, les signaux de pixel délivrés en sortie par les pixels disposés dans chaque colonne; une unité de génération de signal de rampe qui génère et délivre en sortie une onde rampée qui est une tension de référence analogique qui diminue ou augmente de manière monotone par rapport au temps à une certaine vitesse; une unité de génération d'horloge qui génère et délivre en sortie une pluralité d'horloges multi-phases obtenues par changement de la phase d'une horloge de référence en différentes phases; et une unité de traitement de signal comportant une pluralité de circuits de conversion analogique-numérique prévus pour chaque colonne de pixel ou pour chacune d'une pluralité de colonnes disposées dans l'unité de réseau de pixels, les circuits de conversion analogique-numérique réalisant une conversion analogique-numérique des signaux de pixel délivrés en sortie par les pixels des colonnes correspondantes sur la base des horloges multi-phases et délivrant des valeurs numériques correspondant à l'amplitude des signaux de pixel. L'unité de traitement de signal comporte en outre une pluralité de circuits de répéteur correspondant à une pluralité de groupes respectifs de la pluralité des circuits de conversion analogique-numérique, chaque groupe comportant un nombre prédéfini des circuits de conversion analogique-numérique, les circuits de répéteur relayant et transmettant la pluralité d'horloges multi-phases respectives aux circuits de conversion analogique-numérique respectifs appartenant aux groupes correspondants. Chacun des circuits de conversion analogique-numérique comporte : une unité de comparaison qui compare la tension d'un signal de pixel à l'onde rampée, et délivre en sortie un signal de temporisation conformément à un résultat de comparaison; et une unité de verrouillage comprenant une pluralité de circuits de verrouillage disposés dans la direction de colonne, les circuits de verrouillage maintenant, conformément au signal de temporisation, des états de phase des horloges multi-phases respectives transmises par les circuits de répéteur correspondants, les circuits de conversion analogique-numérique délivrant en sortie des valeurs numériques sur la base des états de phase respectifs qui sont maintenus par les circuits de verrouillage respectifs disposés dans l'unité de verrouillage. Chacun des circuits de répéteur est disposé entre les circuits de conversion analogique-numérique appartenant à différents groupes, les circuits de répéteur correspondant au même groupe étant disposés dans la direction de colonne, et les circuits de répéteur correspondant à des groupes différents et transmettant des horloges multi-phases représentant la même phase étant connectés en série.
(JA) 入射した光量に応じたアナログの画素信号を出力する画素が二次元の行列状に複数配置され、各列に配置された画素が出力する画素信号を行ごとに出力する画素アレイ部と、時間に対して一定の割合で電圧が単調減少または単調増加するアナログの参照電圧であるランプ波を生成して出力するランプ信号生成部と、基準となるクロックの位相を異なる位相に変化させた複数の多相クロックを生成して出力するクロック生成部と、画素アレイ部に配置された画素の列ごと、または複数列ごとに配置され、対応する列の画素が出力した画素信号を多相クロックに基づいてアナログデジタル変換し、画素信号の大きさに応じたデジタル値を出力するアナログデジタル変換回路を複数具備した信号処理部と、を備え、信号処理部は、複数のアナログデジタル変換回路を予め定めた数のアナログデジタル変換回路ごとに複数の組に分けたそれぞれの組に対応し、対応する組に属するアナログデジタル変換回路のそれぞれに、複数の多相クロックのそれぞれを中継して伝送する複数のリピータ回路、をさらに具備し、アナログデジタル変換回路のそれぞれは、画素信号の電圧とランプ波とを比較し、比較した結果に応じたタイミング信号を出力する比較部と、タイミング信号に応じて、対応するリピータ回路によって伝送された多相クロックのそれぞれの位相の状態を保持する複数のラッチ回路が列方向に並んで配置されたラッチ部と、を具備し、ラッチ部に配置されたそれぞれのラッチ回路が保持した、位相の状態のそれぞれに基づいたデジタル値を出力し、リピータ回路のそれぞれは、同じ組に対応するリピータ回路のそれぞれが列方向に並んで、異なる組に属するアナログデジタル変換回路の間に配置され、同じ位相を表す多相クロックを伝送する異なる組に対応したリピータ回路同士で直列に接続される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)