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1. (WO2016145780) UNITÉ DE REGISTRE À DÉCALAGE ET SON PROCÉDÉ DE COMMANDE, CIRCUIT D'ATTAQUE DE GRILLE ET APPAREIL D'AFFICHAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/145780    N° de la demande internationale :    PCT/CN2015/087211
Date de publication : 22.09.2016 Date de dépôt international : 17.08.2015
CIB :
G09G 3/36 (2006.01)
Déposants : BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No.10 Jiuxianqiao Road, Chaoyang District Beijing 100015 (CN).
HEFEI BOE OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; No. 2177, Tongling Bei Road, Hefei New Railway Station District Hefei, Anhui 230012 (CN)
Inventeurs : SHAO, Xianjie; (CN).
LI, Xiaohe; (CN)
Mandataire : CHINA PATENT AGENT (H.K.) LTD.; 22/F, Great Eagle Centre 23 Harbour Road, Wanchai Hong Kong Special Administrative Region (CN)
Données relatives à la priorité :
201510116501.0 17.03.2015 CN
Titre (EN) SHIFT REGISTER UNIT AND DRIVE METHOD THEREFOR, GATE DRIVE CIRCUIT AND DISPLAY APPARATUS
(FR) UNITÉ DE REGISTRE À DÉCALAGE ET SON PROCÉDÉ DE COMMANDE, CIRCUIT D'ATTAQUE DE GRILLE ET APPAREIL D'AFFICHAGE
(ZH) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
Abrégé : front page image
(EN)A shift register unit and a drive method therefor, a gate drive circuit and a display apparatus, which can solve the problem of noise interference caused by the fact that a coupling capacitance of a thin film transistor in a GOA circuit is not released. The shift register unit comprises: a pull-up control module (10), which transmits a voltage of a first voltage end (VDD) to a pull-up control node (PU) under the control of a first signal input end (INPUT); a reset module (20), which pulls a potential of the pull-up control node (PU) down to a voltage of a second voltage end (VGL) under the control of a second signal input end (RESET); an output module (30), which transmits a signal input by a first clock signal end (CLK/CLKB) to a signal output end (OUTPUT) under the control of the pull-up control node (PU); a first control module (40), which pulls the signal output end (OUTPUT) down to the voltage of the second voltage end (VGL) under the control of a second clock signal end (CLKB/CLK); and a second control module (50), which pulls the potential of the pull-up control node (PU) up or down to a voltage of the first signal input end (INPUT) under the control of the second clock signal end (CLKB/CLK).
(FR)L'invention concerne une unité de registre à décalage et un procédé de commande associé, un circuit d'attaque de grille et un appareil d'affichage, qui permettent de résoudre le problème d'interférence de bruit provoqué par le fait qu'une capacité de couplage d'un transistor à couche mince dans un circuit GOA n'est pas débloquée. L'unité de registre à décalage comprend : un module de commande d'excursion haute (10), qui transmet une tension d'une première extrémité de tension (VDD) à un nœud de commande d'excursion haute (PU) sous le contrôle d'une première extrémité d'entrée de signal (ENTRÉE) ; un module de réinitialisation (20) qui tire un potentiel du nœud de commande d'excursion haute (PU) vers le bas jusqu'à une tension d'une seconde extrémité de tension sous le contrôle d'une seconde extrémité d'entrée de signal (RÉINITIALISER) ; un module de sortie (30) qui transmet une entrée de signal par le biais d'une première extrémité de signal d'horloge (CLK/CLKB) à une extrémité de sortie de signal (SORTIE) sous le contrôle du nœud de commande d'excursion haute (PU) ; un premier module de commande (40) qui tire l'extrémité de sortie de signal (SORTIE) vers le bas jusqu'à la tension de la seconde extrémité de tension (VGL) sous le contrôle d'une seconde extrémité de signal d'horloge (CLKB/CLK extrémité) ; et un second module de commande (50) qui tire le potentiel du nœud de commande d'excursion haute (PU) vers le haut ou le bas jusqu'à une tension de la première extrémité d'entrée de signal (ENTRÉE) sous le contrôle de la seconde extrémité de signal d'horloge (CLKB/CLK).
(ZH)一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置,能够解决由于GOA电路中薄膜晶体管自身耦合电容未释放,而导致的噪声干扰的问题。移位寄存器单元包括:上拉控制模块(10),在第一信号输入端(INPUT)的控制下,将第一电压端(VDD)的电压传输至上拉控制节点(PU);复位模块(20),在第二信号输入端(RESET)的控制下,将上拉控制节点(PU)的电位下拉至第二电压端(VGL)的电压;输出模块(30),在上拉控制节点(PU)的控制下,将第一时钟信号端(CLK/CLKB)输入的信号传输至信号输出端(OUTPUT);第一控制模块(40),在第二时钟信号端(CLKB/CLK)的控制下,将信号输出端(OUTPUT)下拉至第二电压端(VGL)的电压;第二控制模块(50),在第二时钟信号端(CLKB/CLK)的控制下,将上拉控制节点(PU)的电位上拉或下拉至第一信号输入端(INPUT)的电压。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)