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1. (WO2016141766) PROCÉDÉ D'AUTO-DÉTECTION DE SIGNAL D'HORLOGE DE MATRICE PRÉDIFFUSÉE PROGRAMMABLE PAR L'UTILISATEUR (FPGA)
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/141766    N° de la demande internationale :    PCT/CN2016/000003
Date de publication : 15.09.2016 Date de dépôt international : 04.01.2016
CIB :
G01R 31/00 (2006.01)
Déposants : STATE NUCLEAR POWER AUTOMATION SYSTEM ENGINEERING COMPANY [CN/CN]; No. 428, East Jiangchuan Road, Minhang District Shanghai 200241 (CN)
Inventeurs : JIANG, Qunxing; (CN).
WANG, Xiaokai; (CN).
SI, Shengjian; (CN).
PEI, Yusen; (CN).
ZHU, Huaiyu; (CN).
YE, Tao; (CN).
ZHOU, Bing; (CN).
SHI, Teng; (CN)
Mandataire : SHANGHAI SHEN HUI PATENT AGENT CO., LTD.; (CN)
Données relatives à la priorité :
201510101454.2 09.03.2015 CN
Titre (EN) FPGA CLOCK SIGNAL SELF-DETECTION METHOD
(FR) PROCÉDÉ D'AUTO-DÉTECTION DE SIGNAL D'HORLOGE DE MATRICE PRÉDIFFUSÉE PROGRAMMABLE PAR L'UTILISATEUR (FPGA)
(ZH) FPGA时钟信号自我检测方法
Abrégé : front page image
(EN)An FPGA clock signal self-detection method addressing the technical problem of increasing reliability and security for an operating FPGA chip. The method comprises: introducing, by the FPGA chip, two clock signals, wherein one of the two clock signals is a first clock signal and the other one of the two clock signals is a second clock signal; utilizing the first clock signal to control all synchronization logic within the FPGA chip and utilizing the second clock signal to detect whether the first clock signal is correct. The method is suitable for a system having the FPGA chip as a main controller or an important control component.
(FR)L'invention concerne un procédé d'auto-détection de signal d'horloge de matrice prédiffusée programmable par l'utilisateur (FPGA) qui aborde le problème technique consistant à augmenter la fiabilité et la sécurité pour une puce FPGA en fonctionnement. Le procédé comprend les étapes consistant : à introduire, par la puce FPGA, deux signaux d'horloge, l'un des deux signaux d'horloge étant un premier signal d'horloge et l'autre des deux signaux d'horloge étant un second signal d'horloge; à utiliser le premier signal d'horloge pour commander la totalité d'une logique de synchronisation à l'intérieur de la puce FPGA et utiliser le second signal d'horloge pour détecter si le premier signal d'horloge est correct. Le procédé est approprié pour un système ayant la puce FPGA en tant que dispositif de commande principal ou en tant que composant de commande important.
(ZH)一种FPGA时钟信号自我检测方法,所解决的是提高FPGA芯片运行的可靠性与安全性的技术问题。该方法为FPGA芯片引入两个时钟信号,其中的一个时钟信号为第一时钟信号,另一个时钟信号为第二时钟信号;利用第一时钟信号控制FPGA芯片内的所有同步逻辑,利用第二时钟信号来检测第一时钟信号是否正确。该方法适用于以FPGA芯片作为主控制器或者重要控制部件的系统。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)