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1. (WO2016140715) MÉMOIRE VIVE RÉSISTIVE TRIDIMENSIONNELLE À LIGNES DE BITS PARALLÈLES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/140715    N° de la demande internationale :    PCT/US2015/062780
Date de publication : 09.09.2016 Date de dépôt international : 25.11.2015
CIB :
H01L 27/24 (2006.01)
Déposants : SANDISK TECHNOLOGIES LLC [US/US]; Two Legacy Town Center 6900 North Dallas Parkway Plano, TX 75024 (US)
Inventeurs : TAKAKI, Seje; (US)
Mandataire : RADOMSKY, Leon; (US)
Données relatives à la priorité :
14/635,419 02.03.2015 US
Titre (EN) PARALLEL BIT LINE THREE-DIMENSIONAL RESISTIVE RANDOM ACCESS MEMORY
(FR) MÉMOIRE VIVE RÉSISTIVE TRIDIMENSIONNELLE À LIGNES DE BITS PARALLÈLES
Abrégé : front page image
(EN)The proposed three-dimensional resistive random access memory (ReRAM) array includes multiple line stack structures laterally spaced apart along a first horizontal direction and extend along a different second horizontal direction. Each line stack structure comprises an alternating plurality of word lines (30) and bit lines (38). An intervening line stack including a memory material line structure (32), an intrinsic semiconductor material line structure (34), and a doped semiconductor material line structure (36) is located between each vertically neighboring pair of a word line and a bit line. A two- dimensional array of vertical selector lines (54), separated from the line stacks by a gate dielectric (52), functions as gate electrodes, each gate electrode activating a semiconductor channel between a word line and a bit line.
(FR)L'invention concerne un réseau de mémoire vive résistive (ReRAM) tridimensionnelle comprenant de multiples structures d'empilement de lignes espacées latéralement les unes des autres le long d'une première direction horizontale et s'étendant le long d'une deuxième direction horizontale différente. Chaque structure d'empilement de lignes comprend une pluralité alternée de lignes de mots (30) et de lignes de bits (38). Une pile de lignes intercalaire comprenant une structure de lignes de matériau de mémoire (32), une structure de lignes de matériau semiconducteur intrinsèque (34) et une structure de lignes de matériau semiconducteur dopé (36) est située entre chaque paire voisine verticale d'une ligne de mots et d'une ligne de bits. Un réseau bidimensionnel de lignes de sélection verticales (54), séparées des empilements de lignes par un diélectrique de gâchette (52), fait office d'électrodes de gâchette, chaque électrode de gâchette activant un canal semiconducteur entre une ligne de mots et une ligne de bits.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)