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1. (WO2016137683) CIRCUITS DE COMPARAISON DE BALISES DYNAMIQUES EMPLOYANT DES CIRCUITS D'ÉVALUATION À DOMINATION DE TRANSISTOR À EFFET DE CHAMP DE TYPE P (PFET) POUR TEMPS D'ÉVALUATION RÉDUIT, ET SYSTÈMES ET PROCÉDÉS ASSOCIÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/137683    N° de la demande internationale :    PCT/US2016/016112
Date de publication : 01.09.2016 Date de dépôt international : 02.02.2016
Demande présentée en vertu du Chapitre 2 :    22.12.2016    
CIB :
G11C 15/04 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventeurs : BOWMAN, Keith, Alan; (US).
ATALLAH, Francois, Ibrahim; (US).
HANSQUINE, David, Joseph Winston; (US).
JEONG, Jihoon; (US).
NGUYEN, Hoan, Huu; (US)
Mandataire : TERRANOVA, Steven, N.; (US)
Données relatives à la priorité :
62/119,769 23.02.2015 US
14/860,844 22.09.2015 US
Titre (EN) DYNAMIC TAG COMPARE CIRCUITS EMPLOYING P-TYPE FIELD-EFFECT TRANSISTOR (PFET)-DOMINANT EVALUATION CIRCUITS FOR REDUCED EVALUATION TIME, AND RELATED SYSTEMS AND METHODS
(FR) CIRCUITS DE COMPARAISON DE BALISES DYNAMIQUES EMPLOYANT DES CIRCUITS D'ÉVALUATION À DOMINATION DE TRANSISTOR À EFFET DE CHAMP DE TYPE P (PFET) POUR TEMPS D'ÉVALUATION RÉDUIT, ET SYSTÈMES ET PROCÉDÉS ASSOCIÉS
Abrégé : front page image
(EN)Dynamic tag compare circuits employing P-type Field-Effect Transistor (PFET)-dominant evaluation circuits for reduced evaluation time, and thus increased circuit performance, are provided. A dynamic tag compare circuit may be used or provided as part of searchable memory, such as a register file or content-addressable memory (CAM), as non-limiting examples. The dynamic tag compare circuit includes one or more PFET-dominant evaluation circuits comprised of one or more PFETs used as logic to perform a compare logic function. The PFET-dominant evaluation circuits are configured to receive and compare input search data to a tag(s) (e.g., addresses or data) contained in a searchable memory to determine if the input search data is contained in the memory. The PFET-dominant evaluation circuits are configured to control the voltage/value on a dynamic node in the dynamic tag compare circuit based on the evaluation of whether the received input search data is contained in the searchable memory.
(FR)La présente invention concerne des circuits de comparaison de balises dynamiques employant des circuits d'évaluation à domination de Transistor à Effet de Champ de type P (PFET) pour un temps d'évaluation réduit, et des performance de circuit ainsi augmentées. Un circuit de comparaison de balises dynamiques peut être utilisé ou fourni en tant que partie de mémoire interrogeable, telle qu'un fichier de registre ou une mémoire adressable par le contenu (CAM), en tant qu'exemples non limitatifs. Le circuit de comparaison de balises dynamiques comprend un ou plusieurs circuits d'évaluation à domination de PFET composés d'un ou de plusieurs PFET utilisés comme logique pour effectuer une fonction de logique de comparaison. Les circuits d'évaluation à domination de PFET sont conçus pour recevoir et comparer des données de recherche d'entrée à une(des) balise(s) (par exemple, adresses ou données) contenue(s) dans une mémoire interrogeable pour déterminer si les données de recherche d'entrée sont contenues dans la mémoire. Les circuits d'évaluation à domination de PFET sont conçus pour commander la tension/valeur sur un nœud dynamique dans le circuit de comparaison de balises dynamiques sur la base de l'évaluation pour savoir si les données de recherche d'entrée reçues sont contenues dans la mémoire interrogeable.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)