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1. (WO2016136528) CIRCUIT DE REGISTRE À DÉCALAGE ET DISPOSITIF D'AFFICHAGE LE COMPRENANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/136528 N° de la demande internationale : PCT/JP2016/054374
Date de publication : 01.09.2016 Date de dépôt international : 16.02.2016
CIB :
G11C 19/28 (2006.01) ,G09G 3/20 (2006.01) ,G09G 3/36 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA[JP/JP]; 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
Inventeurs : OGAWA, Yasuyuki; --
YAMAMOTO, Kaoru; --
Mandataire : SHIMADA, Akihiro; JP
Données relatives à la priorité :
2015-03298423.02.2015JP
Titre (EN) SHIFT REGISTER CIRCUIT AND DISPLAY DEVICE PROVIDED WITH SAME
(FR) CIRCUIT DE REGISTRE À DÉCALAGE ET DISPOSITIF D'AFFICHAGE LE COMPRENANT
(JA) シフトレジスタ回路およびそれを備えた表示装置
Abrégé : front page image
(EN) The present invention realizes a shift register circuit that enables a display device to achieve higher definition with as small a number of elements as possible without causing a malfunction. A unit circuit is provided with: a thin film transistor (M5) that functions as an output control transistor; a thin film transistor (M1) for precharging an internal node (VC) on the basis of an on-level signal outputted from an output terminal (48) in a previous stage; two thin film transistors (M2, M3) arranged in series between the output terminal (48) in the previous stage and the internal node (VC) in this stage; a thin film transistor (M4) arranged between the internal node and the output terminal (48); and a thin film transistor (M6) for pulling down the output terminal (48). The thin film transistors (M2, M3) are in the ON state only for a quarter of a period of a clock cycle in a part of a period during which the output terminal (48) in the previous stage is being pulled down.
(FR) La présente invention permet de réaliser un circuit de registre à décalage qui permet à un dispositif d'affichage de parvenir à une définition supérieure avec le moins d'éléments que possible sans provoquer un dysfonctionnement. Une unité de circuit comprend : un transistor en couches minces (M5) qui fonctionne comme un transistor de commande de sortie; un transistor en couches minces (M1) pour précharger un nœud interne (VC) sur la base d'un signal de niveau délivré en sortie par une borne de sortie (48) dans un étage précédent; deux transistors en couches minces (M2, M3) agencés en série entre la borne de sortie (48) dans l'étage précédent et le nœud interne (VC) dans cet étage; un transistor en couches minces (M4) agencé entre le nœud interne et la borne de sortie (48); et un transistor en couches minces (M6) pour tirer vers le bas la borne de sortie (48). Les transistors en couches minces (M2, M3) sont dans l'état passant seulement pour un quart d'une période d'un cycle d'horloge dans une partie d'une période au cours de laquelle la borne de sortie (48) dans l'étage précédent est tirée vers le bas.
(JA)  できるだけ少ない素子数で動作不良を生ずることなく表示装置の高精細化を可能とするシフトレジスタ回路を実現する。 単位回路には、出力制御用トランジスタとして機能する薄膜トランジスタ(M5)と、前段の出力端子(48)から出力されるオンレベルの信号に基づいて内部ノード(VC)をプリチャージするための薄膜トランジスタ(M1)と、前段の出力端子(48)と自段の内部ノード(VC)との間に直列に設けられた2つの薄膜トランジスタ(M2,M3)と、内部ノードと出力端子(48)との間に設けられた薄膜トランジスタ(M4)と、出力端子(48)をプルダウンさせるための薄膜トランジスタ(M6)とが設けられる。薄膜トランジスタ(M2,M3)は、前段の出力端子(48)がプルダウンされている期間の一部の期間であってクロック周期の4分の1の期間だけオン状態となる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)