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1. (WO2016136114) CIRCUIT DE GÉNÉRATION DE TENSION DE RÉFÉRENCE ET DISPOSITIF À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/136114    N° de la demande internationale :    PCT/JP2015/086129
Date de publication : 01.09.2016 Date de dépôt international : 24.12.2015
CIB :
G05F 3/24 (2006.01), H02M 3/07 (2006.01), H03F 3/70 (2006.01), H03K 19/0185 (2006.01)
Déposants : FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventeurs : ZHANG, Yanzheng; (JP)
Mandataire : HATTORI, Kiyoshi; (JP)
Données relatives à la priorité :
2015-035052 25.02.2015 JP
Titre (EN) REFERENCE VOLTAGE GENERATING CIRCUIT AND SEMICONDUCTOR DEVICE
(FR) CIRCUIT DE GÉNÉRATION DE TENSION DE RÉFÉRENCE ET DISPOSITIF À SEMI-CONDUCTEUR
(JA) 基準電圧生成回路および半導体装置
Abrégé : front page image
(EN)The purpose of the present invention is to reduce internal ground potential fluctuations and thereby prevent circuit malfunctions. Provided is a reference voltage generating circuit (1), comprising a voltage divider circuit (1a), a transistor (M1), and a capacitor (C1). The voltage divider circuit (1a) divides a power supply voltage (VCC) into prescribed levels and generates a prescribed voltage (Va). The prescribed voltage (Va) is imparted to a gate of the transistor (M1). Said transistor (M1) outputs, as a reference voltage (Vref) from a drain, a voltage which is the sum of the prescribed voltage (Va) and a threshold voltage (Vth) of the transistor (M1). The capacitor (C1) bypasses the gate and the source of the transistor (M1). One end of the capacitor (C1) is connected to the gate of the transistor (M1), and the other end of the capacitor (C1) is connected to the source and the ground of the transistor (M1). A charge output source (2a), which outputs a charge, is connected to the drain of the transistor (M1).
(FR)La présente invention vise à réduire les fluctuations de potentiel de terre interne et à empêcher ainsi les dysfonctionnements de circuit. La présente invention se rapporte à un circuit (1) de génération de tension de référence, qui comprend un circuit diviseur de tension (1a), un transistor (M1) et un condensateur (C1). Le circuit diviseur de tension (1a) divise une tension d'alimentation (VCC) en niveaux imposés, et il génère une tension imposée (Va). La tension imposée (Va) est transmise à une grille du transistor (M1). Ledit transistor (M1) émet, en tant que tension de référence (Vref) provenant d'un drain, une tension qui correspond à la somme de la tension imposée (Va) et d'une tension de seuil (Vth) du transistor (M1). Le condensateur (C1) contourne la grille et la source du transistor (M1). Une extrémité dudit condensateur (C1) est connectée à la grille du transistor (M1), et l'autre extrémité de ce condensateur (C1) est connectée à la source et à la terre du transistor (M1). Une source de sortie de charge (2a), qui délivre une charge, est connectée au drain dudit transistor (M1).
(JA) 内部グランドの電位変動を低減し、回路の誤動作の防止を図る。 基準電圧生成回路(1)は、分圧回路(1a)、トランジスタ(M1)およびコンデンサ(C1)を備える。分圧回路(1a)は、電源電圧(VCC)を所定レベルに分圧して所定電圧(Va)を生成する。トランジスタ(M1)は、所定電圧(Va)がゲートに印加され、所定電圧(Va)と、自己の閾値電圧(Vth)とを加算した電圧を、基準電圧(Vref)としてドレインから出力する。コンデンサ(C1)は、トランジスタ(M1)のゲートとソースとをバイパスする。また、コンデンサ(C1)の一端は、トランジスタ(M1)のゲートに接続し、コンデンサ(C1)の他端は、トランジスタ(M1)のソースおよびグランドに接続する。さらに、トランジスタ(M1)のドレインには、電荷を出力する電荷出力源(2a)が接続される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)