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1. (WO2016127552) CONTRÔLEUR À ACCÈS MÉMOIRE DIRECT (DMA) ET PROCÉDÉ DE TRANSMISSION DE DONNÉES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/127552 N° de la demande internationale : PCT/CN2015/083289
Date de publication : 18.08.2016 Date de dépôt international : 03.07.2015
CIB :
G06F 13/28 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14
Traitement de demandes d'interconnexion ou de transfert
20
pour l'accès au bus d'entrée/sortie
28
utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
Déposants :
深圳市中兴微电子技术有限公司 SANECHIPS TECHNOLOGY CO., LTD. [CN/CN]; 中国广东省深圳市 南山区西丽街道留仙大道中兴工业园 ZTE Industrial Park, Liuxian Avenue Xili Street, Nanshan District Shenzhen, Guangdong 518055, CN
Inventeurs :
牟崧友 MOU, Songyou; CN
安康 AN, Kang; CN
王志忠 WANG, Zhizhong; CN
刘衡祁 LIU, Hengqi; CN
Mandataire :
北京派特恩知识产权代理有限公司 CHINA PAT INTELLECTUAL PROPERTY OFFICE; 中国北京市 海淀区海淀南路21号中关村知识产权大厦B座2层 2nd Floor, Zhongguancun Intellectual Property Building, Block B, No.21 Haidian South Road, Haidian Beijing 100080, CN
Données relatives à la priorité :
201510074087.112.02.2015CN
Titre (EN) DIRECT MEMORY ACCESS (DMA) CONTROLLER AND DATA TRANSMISSION METHOD
(FR) CONTRÔLEUR À ACCÈS MÉMOIRE DIRECT (DMA) ET PROCÉDÉ DE TRANSMISSION DE DONNÉES
(ZH) 一种直接内存存取DMA控制器及数据传输的方法
Abrégé :
(EN) A DMA controller and a data transmission method. The DMA controller (10) comprises a passive transmission unit (101), an active transmission unit (102), a DMA scheduling unit (103), and a PCIe unit (104). The passive transmission unit (101) is configured to implement, according to a transmission parameter configured by the CPU, data submission and delivery operations that are triggered by a CPU and that are between an external chip and the CPU. The active transmission unit (102), configured to implement, by means of a BD table that is set by a CPU in a memory and that comprises at least one buffer description (BF) item as well as data buffer space, data submission and delivery operations that are triggered by the external chip and that are between the external chip and the CPU. The DMA scheduling unit (103), configured to avoid, in a manner of arbitration, contention caused by the data submission and delivery operations between the external chip and the CPU. The PCIe unit (104), configured to provide a PCIe interface for information interaction between the CPU and the DMA controller (10).
(FR) La présente invention concerne un contrôleur à DMA et un procédé de transmission de données. Le contrôleur à DMA (10) comprend une unité de transmission passive (101), une unité de transmission active (102), une unité de planification à DMA (103), et une unité PCIe (104). L'unité de transmission passive (101) est configurée pour mettre en œuvre, selon un paramètre de transmission configuré par la CPU, une soumission de données et des exploitations de distribution qui sont déclenchées par une CPU et qui sont entre une puce externe et la CPU. L'unité de transmission active (102), configurée pour mettre en œuvre, au moyen d'une table BD qui est réglée par une CPU dans une mémoire et qui comprend au moins un élément de description de tampon (BF) ainsi qu'un espace tampon, une soumission de données et des instructions de distribution qui sont déclenchées par la puce externe et qui sont entre la puce externe et la CPU. L'unité de planification DMA (103), configurée de façon à éviter, dans une manière d'arbitrage, la contention provoquée par la soumission de données et les instructions de distribution entre la puce externe et le CPU. L'unité PCIe (104), configurée pour fournir une interface PCIe pour une interaction d'informations entre la CPU et le contrôleur DMA (10).
(ZH) 一种DMA控制器及数据传输的方法,DMA控制器(10)包括:被动传输单元(101)、主动传输单元(102)、DMA调度单元(103)和PCIe单元(104),其中,被动传输单元(101),配置为根据CPU配置的传输参数完成由CPU发起的外部芯片与CPU之间的数据上送和下发操作;主动传输单元(102),配置为通过CPU在内存中设置的包括至少一个缓存描述BD项的BD表及数据缓存空间完成由外部芯片发起的外部芯片与CPU之间的数据上送和下发操作;DMA调度单元(103),配置为通过仲裁的方式避免外部芯片与CPU之间的数据上送和下发操作所引起的竞争;PCIe单元(104),配置为为CPU和所述DMA控制器(10)之间的信息交互提供PCIe接口。
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Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)