WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2016118227) SYSTÈME, PROCÉDÉ ET APPAREIL POUR RELÂCHER LES CONTRAINTES DANS UNE PUCE EN SEMICONDUCTEUR PROVOQUÉES PAR DES COUCHES DE MÉTALLISATION INTERNES IRRÉGULIÈRES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/118227    N° de la demande internationale :    PCT/US2015/061493
Date de publication : 28.07.2016 Date de dépôt international : 19.11.2015
CIB :
H01L 25/065 (2006.01), H01L 25/00 (2006.01), H01L 23/00 (2006.01), G06K 19/00 (2006.01)
Déposants : SANDISK TECHNOLOGIES LLC [US/US]; Two Legacy Town Center 6900 North Dallas Parkway Plano, TX 75024 (US)
Inventeurs : D'ABREU, Manuel, A.; (US)
Mandataire : LEAVELL, George, B.; (US)
Données relatives à la priorité :
14/600,316 20.01.2015 US
Titre (EN) SYSTEM, METHOD AND APPARATUS TO RELIEVE STRESSES IN A SEMICONDUCTOR DIE CAUSED BY UNEVEN INTERNAL METALLIZATION LAYERS
(FR) SYSTÈME, PROCÉDÉ ET APPAREIL POUR RELÂCHER LES CONTRAINTES DANS UNE PUCE EN SEMICONDUCTEUR PROVOQUÉES PAR DES COUCHES DE MÉTALLISATION INTERNES IRRÉGULIÈRES
Abrégé : front page image
(EN)A system, method and apparatus for making a semiconductor die includes forming multiple semiconductor devices in a respective portion of a semiconductor wafer. An electrical interconnect structure is formed over the semiconductor devices and provide electrical connections to the semiconductor devices. The electrical interconnect structure including one or more metallization layers. Each of the metallization layers includes conductive lines. At least one portion of at least one of the metallization layers includes a density of the conductive lines that varies as compared to the other portions of the metallization layers. At least one support structure is formed in the electrical interconnect structure. The semiconductor wafer can be a thinned semiconductor wafer.
(FR)L'invention concerne un système, un procédé et un appareil de fabrication d'une puce en semiconducteur comprenant la formation de multiples dispositifs en semiconducteur dans une portion correspondante d'une galette en semiconducteur. Une structure d'interconnexion électrique est formée sur les dispositifs en semiconducteurs et fournit des connexions électriques aux dispositifs en semiconducteur. La structure d'interconnexion électrique comprend une ou plusieurs couches de métallisation. Chacune des couches de métallisation comprend des lignes conductrices. Au moins une partie d'au moins l'une des couches de métallisation comprend une densité de lignes conductrices qui varie par rapport aux autre parties de la couches de métallisation. Au moins une structure support est formée dans la structure d'interconnexion électrique. La galette en semiconducteur peut être une galette en semiconducteur amincie.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)