WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2016117288) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/117288    N° de la demande internationale :    PCT/JP2016/000052
Date de publication : 28.07.2016 Date de dépôt international : 07.01.2016
CIB :
H01L 21/8244 (2006.01), H01L 27/11 (2006.01)
Déposants : SOCIONEXT INC. [JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033 (JP)
Inventeurs : HIROSE, Masanobu; (--)
Mandataire : MAEDA & PARTNERS; Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004 (JP)
Données relatives à la priorité :
2015-007601 19.01.2015 JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
(JA) 半導体集積回路装置
Abrégé : front page image
(EN)An SRAM cell which uses a fin-type transistor, and wherein degradation in the access performance is able to be suppressed by reducing the parasitic capacitance of a bit line. An SRAM cell is configured using transistors (PU1, PU2, PD1, PD2, PG1, PG2) having fin structures and a thin-film local metal wiring layer (M0). Bit lines (BL, NBL) are formed in the local metal wiring layer (M0), and diffusion layer contacts (2g, 2h) corresponding to bit line nodes are connected to the bit lines (BL, NBL) through vias (5a, 5b).
(FR)L'invention concerne une cellule de mémoire vive statique (SRAM pour Static Random Access Memory) qui utilise un transistor de type à ailettes, et pour laquelle la dégradation de la performance d'accès peut être empêchée par réduction de la capacité parasite d'une ligne de bits. Une cellule de mémoire SRAM est configurée à l'aide de transistors (PU1, PU2, PD1, PD2, PG1, PG2) ayant des structures d'ailette et une couche de câblage métallique locale à film mince (M0). Des lignes de bits (BL, NBL) sont formées dans la couche de câblage métallique locale (M0) et des contacts de couche de diffusion (2g, 2h) correspondant à des nœuds de ligne de bits sont raccordés aux lignes de bits (BL, NBL) au moyen de trous d'interconnexion (5a, 5b).
(JA) フィン型トランジスタを用いたSRAMセルにおいて、ビット線の寄生容量を低減し、アクセス性能の低下を抑制可能にする。SRAMセルは、フィン構造のトランジスタ(PU1,PU2,PD1,PD2,PG1,PG2)と、薄膜のローカル金属配線層(M0)と用いて構成されている。ビット線(BL,NBL)がローカル金属配線層(M0)に形成されており、ビット線ノードに相当する拡散層コンタクト(2g,2h)が、ビア(5a,5b)を介して、ビット線(BL,NBL)に接続されている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)