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1. (WO2016113865) DISPOSITIF SEMICONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/113865    N° de la demande internationale :    PCT/JP2015/050799
Date de publication : 21.07.2016 Date de dépôt international : 14.01.2015
CIB :
H01L 29/739 (2006.01), H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3,Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventeurs : SUZUKI, Kenji; (JP)
Mandataire : TAKADA, Mamoru; (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR
(FR) DISPOSITIF SEMICONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
Abrégé : front page image
(EN)Trenches (8, 9, 10) are formed on the front surface side of an n-type semiconductor substrate (3) and penetrate a p-type base layer (4) and an n-type layer (5). A space between the trench (8) and the trench (9) is narrower than a space between the trench (9) and the trench (10). An n-type emitter layer (6) is formed in a cell region between the trench (8) and the trench (9). A p-type well region (11) is formed in a dummy region between the trench (9) and the trench (10). In the dummy region, the outermost surface of the n-type semiconductor substrate (3) is only a p-type. The p-type well region (11) is deeper than the trenches (8, 9, 10).
(FR)L'invention concerne un dispositif semiconducteur et son procédé de fabrication. Des tranchées (8, 9, 10) sont formées sur le côté de la surface avant d'un substrat semiconducteur de type N (3) et pénètrent dans une couche de base de type P (4) et une couche de type N (5). Un espace entre la tranchée (8) et la tranchée (9) est plus étroit qu'un espace entre la tranchée (9) et la tranchée (10). Une couche émettrice de type N (6) est formée dans une région de cellule entre la tranchée (8) et la tranchée (9). Une région de puits de type P (11) est formée dans une zone factice entre la tranchée (9) et la tranchée (10). Dans la région factice, la surface la plus à l'extérieur du substrat semiconducteur de type N (3) est seulement un type P. La région de puits de type P (11) est plus profonde que les tranchées (8, 9, 10).
(JA) トレンチ(8,9,10)がn型半導体基板(3)の表面側に形成され、p型ベース層(4)及びn型層(5)を貫通する。トレンチ(8)とトレンチ(9)の間隔はトレンチ(9)とトレンチ(10)の間隔より狭い。n型エミッタ層(6)がトレンチ(8)とトレンチ(9)の間のセル領域に形成されている。p型ウェル領域(11)がトレンチ(9)とトレンチ(10)の間のダミー領域に形成されている。ダミー領域においてn型半導体基板(3)の最表面はp型のみである。p型ウェル領域(11)はトレンチ(8,9,10)よりも深さが深い。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)