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1. (WO2016113654) PROCESSEUR À TRANCHES D'EXÉCUTION PARALLÈLE ET DE CHARGEMENT-STOCKAGE RECONFIGURABLES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/113654    N° de la demande internationale :    PCT/IB2016/050089
Date de publication : 21.07.2016 Date de dépôt international : 08.01.2016
CIB :
G06F 9/38 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504 (US).
IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41, North Harbour Portsmouth Hampshire PO6 3AU (GB) (MG only).
IBM (CHINA) INVESTMENT COMPANY LIMITED [CN/CN]; 25/F, Pangu Plaza No.27, Central North 4th Ring Road, Chaoyang District, Beijing 100101 (CN) (MG only)
Inventeurs : HUNG, Qui, Le; (US).
THOMPTO, Brian, William; (US).
VAN NORSTRAND JR, Albert, James; (US).
RONCHETTI, Bruce, Joseph; (US).
EISEN, Lee, Evan; (US).
LEENSTRA, Jentje; (DE).
MOREIRA, Jose, Eduardo; (US)
Mandataire : ROBERTSON, Tracey; (GB)
Données relatives à la priorité :
14/594,716 12.01.2015 US
14/723,940 28.05.2015 US
Titre (EN) RECONFIGURABLE PARALLEL EXECUTION AND LOAD-STORE SLICE PROCESSOR
(FR) PROCESSEUR À TRANCHES D'EXÉCUTION PARALLÈLE ET DE CHARGEMENT-STOCKAGE RECONFIGURABLES
Abrégé : front page image
(EN)A processor core having multiple parallel instruction execution slices and coupled to multiple dispatch queues by a dispatch routing network provides flexible and efficient use of internal resources. The configuration of the execution slices is selectable so that capabilities of the processor core can be adjusted according to execution requirements for the instruction streams. Two or more execution slices can be combined as super-slices to handle wider data, wider operands and/or vector operations, according to one or more mode control signal that also serves as a configuration control signal. The mode control signal is also used to partition clusters of the execution slices within the processor core according to whether single- threaded or multi-threaded operation is selected, and additionally according to a number of hardware threads that are active.
(FR)L'invention concerne un cœur de processeur comprenant de multiples tranches d'exécution parallèle d'instructions et couplé à de multiples files d'attente de répartition par un réseau de routage de répartition, qui offre une utilisation souple et efficace des ressources internes. La configuration des tranches d'exécution est sélectionnable de manière à pouvoir régler les capacités du cœur de processeur en fonction d'exigences d'exécution pour les flux d'instructions. Deux tranches d'exécution ou plus peuvent être combinées sous la forme de super-tranches pour traiter des données plus larges, des opérandes plus larges et/ou des opérations vectorielles, selon un ou plusieurs signaux de commande de mode qui servent également de signaux de commande de configuration. Le signal de commande de mode est également utilisé pour partitionner des groupes de tranches d'exécution à l'intérieur du cœur de processeur selon qu'un fonctionnement monofil ou multifil est sélectionné, et en outre en fonction du nombre de fils d'exécution matériels qui sont actifs.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)