Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. WO2016094012 - SYNCHRONISATION SENSIBLE AU BORD D'UN SIGNAL DE DONNÉES

Numéro de publication WO/2016/094012
Date de publication 16.06.2016
N° de la demande internationale PCT/US2015/060058
Date du dépôt international 11.11.2015
CIB
G06F 1/12 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1Détails non couverts par les groupes G06F3/-G06F13/89
04Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
12Synchronisation des différents signaux d'horloge
CPC
G06F 5/10
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
5Methods or arrangements for data conversion without changing the order or content of the data handled
06for changing the speed of data flow, i.e. speed regularising ; or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor;
10having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
G11C 19/287
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
19Digital stores in which the information is moved stepwise, e.g. shift register
28using semiconductor elements
287Organisation of a multiplicity of shift registers
G11C 7/1036
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1015Read-write modes for single port memories, i.e. having either a random port or a serial port
1036using data shift registers
G11C 7/1093
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
1093Input synchronization
G11C 8/16
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
16Multiple access memory array, e.g. addressing one storage element via at least independent addressing line groups
G11C 8/18
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
18Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Déposants
  • INTEL CORPORATION [US]/[US]
Inventeurs
  • CHEN, Gregory K.
  • ANDERS, Mark A.
  • KAUL, Himanshu
Mandataires
  • CASPER, Derek
Données relatives à la priorité
14/567,98711.12.2014US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) EDGE-AWARE SYNCHRONIZATION OF A DATA SIGNAL
(FR) SYNCHRONISATION SENSIBLE AU BORD D'UN SIGNAL DE DONNÉES
Abrégé
(EN)
A signal comprising a first edge and a second edge is received. The first edge of the signal is synchronized with a first clock and the synchronized first edge of the signal is passed to an output. The synchronization results in a delay of the first edge of the signal. The second edge of the signal is passed to the output. The passed second edge of the signal has a delay that is less than the delay of the first edge of the signal by at least one clock cycle of the first clock.
(FR)
Un signal comprenant un premier bord et un second bord est reçu. Le premier bord du signal est synchronisé avec une première horloge et le premier bord synchronisé du signal est transmis à une sortie. La synchronisation induit un retard du premier bord du signal. Le second bord du signal est transmis à la sortie. Un retard du second bord transmis du signal est inférieur au retard du premier bord du signal, d'au moins un cycle d'horloge de la première horloge.
Également publié en tant que
Dernières données bibliographiques dont dispose le Bureau international