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1. (WO2016045377) PROCÉDÉ DE PRÉPARATION D'UN TRANSISTOR À EFFET DE CHAMP À L'ÉCHELLE NANOMÉTRIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/045377    N° de la demande internationale :    PCT/CN2015/077395
Date de publication : 31.03.2016 Date de dépôt international : 24.04.2015
CIB :
H01L 21/336 (2006.01), H01L 21/335 (2006.01)
Déposants : PEKING UNIVERSITY [CN/CN]; No.5 Yiheyuan Road, Haidian District Beijing 100871 (CN)
Inventeurs : LI, Ming; (CN).
FAN, Jiewen; (CN).
YANG, Yuancheng; (CN).
XUAN, Haoran; (CN).
HUANG, Ru; (CN)
Mandataire : CHINABLE IP; 620 Room, 35-10-2, the 6th floor, No.35 Anding Road, Chaoyang District Beijing 100029 (CN)
Données relatives à la priorité :
201410502998.5 26.09.2014 CN
Titre (EN) METHOD FOR PREPARING NANOSCALE FIELD EFFECT TRANSISTOR
(FR) PROCÉDÉ DE PRÉPARATION D'UN TRANSISTOR À EFFET DE CHAMP À L'ÉCHELLE NANOMÉTRIQUE
(ZH) 一种制备纳米尺度场效应晶体管的方法
Abrégé : front page image
(EN)A method for preparing a nanoscale field effect transistor, belonging to the field of large-scale integration circuit manufacturing. The core of the method is the epitaxial growth and preparation of a nanoscale field effect transistor on an SOI substrate, and the material appearance of a channel of a nanoscale device may be accurately controlled via the epitaxial process, further optimising the performance of the device. Additionally, by implementing different channel doping types and doping concentrations, a threshold voltage may be flexibly adjusted so as to adapt to different parasitisms and fluctuations. The method is also compatible with a CMOS back gate process, has a simple procedure and low costs, and may be applied to future large-scale semiconductor device integration.
(FR)La présente invention concerne un procédé de préparation d'un transistor à effet de champ à l'échelle nanométrique, appartenant au domaine de la fabrication de circuits à intégration à grande échelle. Le point principal du procédé est la croissance épitaxiale et la préparation d'un transistor à effet de champ à l'échelle nanométrique sur un substrat au SOI, et l'aspect matériel d'un canal d'un dispositif à l'échelle nanométrique peut être maîtrisé avec précision par le biais du traitement épitaxial, optimisant en outre la performance du dispositif. De plus, par la mise en œuvre de différents types de dopages de canal et de concentrations de dopage, une tension de seuil peut être réglée de manière flexible de façon à s'adapter à différents parasitismes et fluctuations. Le procédé est également compatible avec un procédé de grille arrière CMOS, présente une procédure simple et de faibles coûts, et peut être appliqué à une intégration future de dispositif à semi-conducteur à grande échelle.
(ZH)一种制备纳米尺度场效应晶体管的方法,属于大规模集成电路制造领域。该方法的核心是在SOI衬底上外延生长制备纳米尺度场效应晶体管,利用外延工艺可以精确控制纳米尺度器件沟道的材料形貌,进一步优化器件性能;其次,通过实现不同的沟道掺杂类型和掺杂浓度,可以灵活的调整阈值电压以适应不同的寄生和涨落,同时能够很好的与CMOS后栅工艺兼容,流程简单,成本较低,可应用于未来大规模半导体器件集成中。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)