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1. (WO2016042876) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/042876    N° de la demande internationale :    PCT/JP2015/068586
Date de publication : 24.03.2016 Date de dépôt international : 26.06.2015
CIB :
H01L 21/8244 (2006.01), G11C 11/412 (2006.01), H01L 21/8234 (2006.01), H01L 27/06 (2006.01), H01L 27/088 (2006.01), H01L 27/11 (2006.01)
Déposants : KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP)
Inventeurs : TANAKA Chika; (JP).
MATSUSHITA Daisuke; (JP)
Mandataire : KATSUNUMA Hirohito; (JP)
Données relatives à la priorité :
2014-191831 19.09.2014 JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路
Abrégé : front page image
(EN)A semiconductor integrated circuit which is provided with: a first transistor which has a first gate that is provided on a semiconductor layer between a first conductive layer of a first conductivity type and a second conductive layer of a second conductivity type, with a first insulating film being interposed between the first gate and the semiconductor layer; a second transistor which has a second gate that is provided on the semiconductor layer between the second conductive layer and a third conductive layer of the first conductivity type, with a second insulating film being interposed between the second gate and the semiconductor layer; a third transistor which has a third gate that is provided on the semiconductor layer between a fourth conductive layer of the first conductivity type and a fifth conductive layer of the second conductivity type, with a third insulating film being interposed between the third gate and the semiconductor layer, and wherein the fifth conductive layer is connected to the second gate; a fourth transistor which has a fourth gate that is provided on the semiconductor layer between the fifth conductive layer and a sixth conductive layer of the first conductivity type, with a fourth insulating film being interposed between the fourth gate and the semiconductor layer, and wherein the fourth gate is connected to the second conductive layer; a first wiring line to which the respective gates of the first and third transistors are connected; a second wiring line which is connected to the first conductive layer; and a third wiring line which is connected to the fourth conductive layer.
(FR)La présente invention concerne un circuit intégré à semi-conducteur qui est pourvu : d'un premier transistor qui possède une première grille qui est située sur une couche semi-conductrice entre une première couche conductrice d'un premier type de conductivité et une deuxième couche conductrice d'un second type de conductivité, un premier film isolant étant intercalé entre la première grille et la couche semi-conductrice ; d'un deuxième transistor qui possède une deuxième grille qui est située sur la couche semi-conductrice entre la deuxième couche conductrice et une troisième couche conductrice du premier type de conductivité, un deuxième film isolant étant intercalé entre la deuxième grille et la couche semi-conductrice ; d'un troisième transistor qui possède une troisième grille qui est située sur la couche semi-conductrice entre une quatrième couche conductrice du premier type de conductivité et une cinquième couche conductrice du second type de conductivité, un troisième film isolant étant intercalé entre la troisième grille et la couche semi-conductrice, la cinquième couche conductrice étant connectée à la deuxième grille ; d'un quatrième transistor qui possède une quatrième grille qui est située sur la couche semi-conductrice entre la cinquième couche conductrice et une sixième couche conductrice du premier type de conductivité, un quatrième film isolant étant intercalé entre la quatrième grille et la couche semi-conductrice, la quatrième grille étant connectée à la deuxième couche conductrice ; d'une première ligne de câblage à laquelle les grilles respectives des premier et troisième transistors sont connectées ; d'une deuxième ligne de câblage qui est connectée à la première couche conductrice ; d'une troisième ligne de câblage qui est connectée à la quatrième couche conductrice.
(JA) 第1導電型の第1導電層および第2導電型の第2導電層の間の半導体層上に第1絶縁膜を介して設けられた第1ゲートを有する第1トランジスタと、前記第2導電層および前記第1導電型の第3導電層の間の前記半導体層上に第2絶縁膜を介して設けられた第2ゲートを有する第2トランジスタと、前記第1導電型の第4導電層および前記第2導電型の第5導電層の間の前記半導体層上に第3絶縁膜を介して設けられた第3ゲートを有し、前記第5導電層が前記第2ゲートに接続する第3トランジスタと、前記第5導電層および前記第1導電型の第6導電層の間の前記半導体層上に第4絶縁膜を介して設けられた第4ゲートを有し、前記第4ゲートが前記第2導電層に接続する第4トランジスタと、前記第1および第3トランジスタのそれぞれのゲートが接続される第1配線と、前記第1導電層に接続される第2配線と、前記第4導電層に接続される第3配線と、を備える半導体集積回路。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)